এফ-টাইল JESD204C ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সample

এফ-টাইল সম্পর্কে JESD204C Intel® FPGA IP ডিজাইন এক্সampব্যবহারকারীর নির্দেশিকা

এই ব্যবহারকারী নির্দেশিকাটি বৈশিষ্ট্য, ব্যবহারের নির্দেশিকা, এবং ডিজাইন প্রাক্তন সম্পর্কে বিশদ বিবরণ প্রদান করেampIntel Agilex™ ডিভাইস ব্যবহার করে F-Tile JESD204C Intel® FPGA IP এর জন্য।

উদ্দেশ্য শ্রোতা

এই নথিটির উদ্দেশ্যে করা হয়েছে:

• সিস্টেম স্তরের নকশা পরিকল্পনা পর্যায়ে আইপি নির্বাচন করার জন্য ডিজাইন আর্কিটেক্ট
• হার্ডওয়্যার ডিজাইনাররা যখন তাদের সিস্টেম লেভেল ডিজাইনে আইপি একত্রিত করে
• সিস্টেম স্তরের সিমুলেশন এবং হার্ডওয়্যার বৈধতা পর্বের সময় বৈধতা প্রকৌশলী

সম্পর্কিত নথি
নিম্নলিখিত সারণীতে অন্যান্য রেফারেন্স নথির তালিকা রয়েছে যা F-Tile JESD204C Intel FPGA IP এর সাথে সম্পর্কিত।

সারণি 1. সম্পর্কিত নথি

রেফারেন্স	বর্ণনা
এফ-টাইল JESD204C ইন্টেল FPGA IP ব্যবহারকারী গাইড	F-Tile JESD204C Intel FPGA IP সম্পর্কে তথ্য প্রদান করে।
F-টাইল JESD204C Intel FPGA IP রিলিজ নোট	একটি নির্দিষ্ট রিলিজে F-Tile JESD204C F-Tile JESD204C-এর জন্য করা পরিবর্তনগুলি তালিকাভুক্ত করে৷
ইন্টেল এজিলেক্স ডিভাইস ডেটা শীট	এই নথিতে বৈদ্যুতিক বৈশিষ্ট্য, সুইচিং বৈশিষ্ট্য, কনফিগারেশন স্পেসিফিকেশন এবং ইন্টেল এজিলেক্স ডিভাইসের সময় বর্ণনা করা হয়েছে।

আদ্যক্ষর এবং শব্দকোষ

সারণি 2. আদ্যক্ষর তালিকা

আদ্যক্ষর	সম্প্রসারণ
এলইএমসি	স্থানীয় বর্ধিত মাল্টিব্লক ঘড়ি
FC	ফ্রেমের ঘড়ির হার
এডিসি	এনালগ থেকে ডিজিটাল কনভার্টার
DAC	ডিজিটাল থেকে এনালগ কনভার্টার
ডিএসপি	ডিজিটাল সিগন্যাল প্রসেসর
TX	ট্রান্সমিটার
RX	রিসিভার

আদ্যক্ষর	সম্প্রসারণ
DLL	ডেটা লিঙ্ক স্তর
সিএসআর	নিয়ন্ত্রণ এবং অবস্থা নিবন্ধন
সিআরইউ	ঘড়ি এবং রিসেট ইউনিট
আইএসআর	বিঘ্নিত পরিষেবার রুটিন
ফিফো	ফার্স্ট-ইন-ফার্স্ট-আউট
SERDES	সিরিয়ালাইজার ডিসিরিয়ালাইজার
ইসিসি	ত্রুটি সংশোধন কোড
FEC	সম্মুখ ভুল সংশোধন
SERR সম্পর্কে	একক ত্রুটি সনাক্তকরণ (ইসিসিতে, সংশোধনযোগ্য)
ডিআরআর	ডাবল ত্রুটি সনাক্তকরণ (ইসিসিতে, মারাত্মক)
পিআরবিএস	সিউডোর্যান্ডম বাইনারি সিকোয়েন্স
ম্যাক	মিডিয়া অ্যাক্সেস কন্ট্রোলার। MAC প্রোটোকল সাবলেয়ার, ট্রান্সপোর্ট লেয়ার এবং ডেটা লিঙ্ক লেয়ার অন্তর্ভুক্ত করে।
PHY	পদার্থের স্তর। PHY-তে সাধারণত শারীরিক স্তর, SERDES, ড্রাইভার, রিসিভার এবং CDR অন্তর্ভুক্ত থাকে।
পিসিএস	শারীরিক কোডিং সাব-লেয়ার
পিএমএ	শারীরিক মাঝারি সংযুক্তি
আরবিডি	RX বাফার বিলম্ব
UI	একক ব্যবধান = সিরিয়াল বিটের সময়কাল
আরবিডি গণনা	RX বাফার বিলম্ব সর্বশেষ লেন আগমন
আরবিডি অফসেট	RX বাফার বিলম্ব রিলিজ সুযোগ
SH	হেডার সিঙ্ক করুন
TL	পরিবহন স্তর
ইএমআইবি	এমবেডেড মাল্টি-ডাই ইন্টারকানেক্ট ব্রিজ

সারণি 3. শব্দকোষ তালিকা

মেয়াদ	বর্ণনা
কনভার্টার ডিভাইস	ADC বা DAC রূপান্তরকারী
লজিক ডিভাইস	FPGA বা ASIC
অক্টেট	8 বিটের একটি গ্রুপ, 64/66 এনকোডারে ইনপুট এবং ডিকোডার থেকে আউটপুট হিসাবে পরিবেশন করে
নিবল	4 বিটের একটি সেট যা JESD204C স্পেসিফিকেশনের বেস ওয়ার্কিং ইউনিট
ব্লক	66/64 এনকোডিং স্কিম দ্বারা উত্পন্ন একটি 66-বিট প্রতীক৷
লাইন রেট	সিরিয়াল লিঙ্কের কার্যকর ডেটা হার লেন লাইন রেট = (Mx Sx N'x 66/64 x FC) / L
লিঙ্ক ঘড়ি	লিঙ্ক ঘড়ি = লেন লাইন রেট/66.
ফ্রেম	ক্রমাগত অক্টেটের একটি সেট যেখানে প্রতিটি অক্টেটের অবস্থান একটি ফ্রেম প্রান্তিককরণ সংকেতের রেফারেন্স দ্বারা চিহ্নিত করা যেতে পারে।
ফ্রেম ঘড়ি	একটি সিস্টেম ঘড়ি যা ফ্রেমের হারে চলে, সেটি অবশ্যই 1x এবং 2x লিঙ্ক ঘড়ি হতে হবে।

মেয়াদ	বর্ণনা
Sampফ্রেমের ঘড়ি প্রতি লেস	Samples প্রতি ঘড়ি, মোট sampকনভার্টার ডিভাইসের জন্য ফ্রেমের ঘড়িতে লেস।
এলইএমসি	অভ্যন্তরীণ ঘড়িটি লেনের মধ্যে বর্ধিত মাল্টিব্লকের সীমানা এবং বাহ্যিক রেফারেন্সে (SYSREF বা সাবক্লাস 1) সারিবদ্ধ করতে ব্যবহৃত হয়।
সাবক্লাস 0	নির্ধারক বিলম্বের জন্য কোন সমর্থন নেই। ডেটা অবিলম্বে রিসিভারে লেন থেকে লেন ডেস্কুতে প্রকাশ করা উচিত।
সাবক্লাস 1	SYSREF ব্যবহার করে ডিটারমিনিস্টিক লেটেন্সি।
মাল্টিপয়েন্ট লিঙ্ক	2 বা তার বেশি রূপান্তরকারী ডিভাইসের সাথে আন্তঃ-ডিভাইস লিঙ্ক।
64B/66B এনকোডিং	লাইন কোড যা একটি ব্লক তৈরি করতে 64-বিট ডেটা 66 বিটে ম্যাপ করে। বেস লেভেল ডেটা স্ট্রাকচার হল একটি ব্লক যা 2-বিট সিঙ্ক হেডার দিয়ে শুরু হয়।

ছক 4. প্রতীক

মেয়াদ	বর্ণনা
L	কনভার্টার ডিভাইস প্রতি লেনের সংখ্যা
M	প্রতি ডিভাইসে রূপান্তরকারীর সংখ্যা
F	একটি একক লেনে প্রতি ফ্রেমের অক্টেটের সংখ্যা৷
S	s সংখ্যাampফ্রেম চক্র প্রতি একক রূপান্তরকারী প্রতি les প্রেরণ করা হয়
N	কনভার্টার রেজোলিউশন
এন'	প্রতি সেকেন্ডে মোট বিটের সংখ্যাampব্যবহারকারীর ডেটা বিন্যাসে লে
CS	প্রতি রূপান্তর কন্ট্রোল বিটের সংখ্যাample
CF	প্রতি লিঙ্ক প্রতি ফ্রেম ঘড়ি সময় নিয়ন্ত্রণ শব্দের সংখ্যা
HD	উচ্চ ঘনত্ব ব্যবহারকারী ডেটা বিন্যাস
E	একটি বর্ধিত মাল্টিব্লকের মাল্টিব্লকের সংখ্যা

এফ-টাইল JESD204C ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সampদ্রুত শুরু নির্দেশিকা

F-টাইল JESD204C ইন্টেল FPGA IP ডিজাইন প্রাক্তনamples for Intel Agilex ডিভাইসে একটি সিমুলেটিং টেস্টবেঞ্চ এবং একটি হার্ডওয়্যার ডিজাইন রয়েছে যা সংকলন এবং হার্ডওয়্যার টেস্টিং সমর্থন করে।
আপনি F-টাইল JESD204C ডিজাইন তৈরি করতে পারেনampIntel Quartus® প্রাইম প্রো সংস্করণ সফ্টওয়্যার আইপি ক্যাটালগের মাধ্যমে।

চিত্র 1. উন্নয়ন এসtagডিজাইন প্রাক্তন জন্য esample

ডিজাইন প্রাক্তনampলে ব্লক ডায়াগ্রাম

চিত্র 2. F-টাইল JESD204C ডিজাইন Exampউচ্চ-স্তরের ব্লক ডায়াগ্রাম

নকশা প্রাক্তনample নিম্নলিখিত মডিউল নিয়ে গঠিত:

• প্ল্যাটফর্ম ডিজাইনার সিস্টেম
  • F-টাইল JESD204C ইন্টেল FPGA আইপি
  • JTAG অ্যাভালন মাস্টার ব্রিজ পর্যন্ত
  • সমান্তরাল I/O (PIO) নিয়ামক
  • সিরিয়াল পোর্ট ইন্টারফেস (এসপিআই)-মাস্টার মডিউল—আইওপিএলএল
  • SYSREF জেনারেটর
  • Exampলে ডিজাইন (ইডি) কন্ট্রোল সিএসআর
  • সিকোয়েন্সার রিসেট করুন
• সিস্টেম পিএলএল
• প্যাটার্ন জেনারেটর
• প্যাটার্ন পরীক্ষক

সারণি 5. ডিজাইন এক্সampলে মডিউল

উপাদান	বর্ণনা
প্ল্যাটফর্ম ডিজাইনার সিস্টেম	প্ল্যাটফর্ম ডিজাইনার সিস্টেম এফ-টাইল JESD204C আইপি ডেটা পাথ এবং সহায়ক পেরিফেরালগুলিকে ইনস্ট্যান্টিয়েট করে।
F-টাইল JESD204C ইন্টেল FPGA আইপি	এই প্ল্যাটফর্ম ডিজাইনার সাবসিস্টেমে রয়েছে TX এবং RX F-Tile JESD204C IP গুলি ডুপ্লেক্স PHY-এর সাথে একত্রে।
JTAG অ্যাভালন মাস্টার ব্রিজ পর্যন্ত	এই সেতুটি জে এর মাধ্যমে ডিজাইনে মেমরি-ম্যাপ করা আইপিতে সিস্টেম কনসোল হোস্ট অ্যাক্সেস সরবরাহ করেTAG ইন্টারফেস
সমান্তরাল I/O (PIO) নিয়ামক	এই নিয়ামকটি s-এর জন্য একটি মেমরি-ম্যাপ করা ইন্টারফেস প্রদান করেampলিং এবং ড্রাইভিং সাধারণ উদ্দেশ্য I/O পোর্ট।
এসপিআই মাস্টার	এই মডিউল কনভার্টার প্রান্তে SPI ইন্টারফেসে কনফিগারেশন ডেটার সিরিয়াল স্থানান্তর পরিচালনা করে।
SYSREF জেনারেটর	SYSREF জেনারেটর লিঙ্ক ঘড়িটিকে একটি রেফারেন্স ঘড়ি হিসাবে ব্যবহার করে এবং F-Tile JESD204C IP এর জন্য SYSREF ডাল তৈরি করে। দ্রষ্টব্য: এই নকশা প্রাক্তনample SYSREF জেনারেটর ব্যবহার করে ডুপ্লেক্স F-টাইল JESD204C আইপি লিঙ্ক ইনিশিয়ালাইজেশন প্রদর্শন করতে। F-Tile JESD204C সাবক্লাস 1 সিস্টেম লেভেল অ্যাপ্লিকেশনে, আপনাকে অবশ্যই ডিভাইস ঘড়ির মতো একই উত্স থেকে SYSREF তৈরি করতে হবে।
আইওপিএলএল	এই নকশা প্রাক্তনample একটি IOPLL ব্যবহার করে F-Tile JESD204C আইপিতে ডেটা প্রেরণের জন্য একটি ব্যবহারকারী ঘড়ি তৈরি করে।
ইডি কন্ট্রোল সিএসআর	এই মডিউলটি SYSREF সনাক্তকরণ নিয়ন্ত্রণ এবং স্থিতি, এবং পরীক্ষা প্যাটার্ন নিয়ন্ত্রণ এবং স্থিতি প্রদান করে।
সিকোয়েন্সার রিসেট করুন	এই নকশা প্রাক্তনample 2টি রিসেট সিকোয়েন্সার নিয়ে গঠিত: রিসেট সিকোয়েন্স 0—TX/RX Avalon® স্ট্রিমিং ডোমেন, Avalon মেমরি-ম্যাপ করা ডোমেন, কোর PLL, TX PHY, TX কোর, এবং SYSREF জেনারেটরে রিসেট পরিচালনা করে। রিসেট সিকোয়েন্স 1—RX PHY এবং RX কোরে রিসেট পরিচালনা করে।
সিস্টেম পিএলএল	এফ-টাইল হার্ড আইপি এবং ইএমআইবি ক্রসিংয়ের জন্য প্রাথমিক ঘড়ির উৎস।
প্যাটার্ন জেনারেটর	প্যাটার্ন জেনারেটর একটি PRBS বা r তৈরি করেamp প্যাটার্ন
প্যাটার্ন পরীক্ষক	প্যাটার্ন চেকার PRBS বা r যাচাই করেamp প্যাটার্ন প্রাপ্ত হয়েছে, এবং একটি ত্রুটি ফ্ল্যাগ করে যখন এটি ডেটা s-এর অমিল খুঁজে পায়ampলে

সফ্টওয়্যার প্রয়োজনীয়তা

ইন্টেল ডিজাইন এক্স পরীক্ষা করার জন্য নিম্নলিখিত সফ্টওয়্যার ব্যবহার করেampএকটি লিনাক্স সিস্টেমে লেস:

• ইন্টেল কোয়ার্টাস প্রাইম প্রো এডিশন সফটওয়্যার
• Questa*/ModelSim* বা VCS*/VCS MX সিমুলেটর

ডিজাইন তৈরি করা হচ্ছে

ডিজাইন তৈরি করতে প্রাক্তনampআইপি প্যারামিটার সম্পাদক থেকে le:

1. Intel Agilex F-tile ডিভাইস পরিবারকে লক্ষ্য করে একটি প্রকল্প তৈরি করুন এবং পছন্দসই ডিভাইস নির্বাচন করুন।
2. আইপি ক্যাটালগ, টুলস ➤ আইপি ক্যাটালগে, F-Tile JESD204C Intel FPGA IP নির্বাচন করুন।
3. আপনার কাস্টম আইপি বৈচিত্রের জন্য একটি শীর্ষ-স্তরের নাম এবং ফোল্ডার নির্দিষ্ট করুন। ওকে ক্লিক করুন। পরামিতি সম্পাদক শীর্ষ-স্তরের .ip যোগ করে file স্বয়ংক্রিয়ভাবে বর্তমান প্রকল্পে। যদি আপনাকে ম্যানুয়ালি .ip যোগ করতে বলা হয় file প্রজেক্টে, Project ➤ Add/Remove এ ক্লিক করুন Fileপ্রকল্প যোগ করার জন্য s file.
4. প্রাক্তন অধীনেampলে ডিজাইন ট্যাবে, ডিজাইনের প্রাক্তন উল্লেখ করুনampলে প্যারামিটার যেমন ডিজাইন এক্সে বর্ণিতample পরামিতি।
5. জেনারেট এক্স ক্লিক করুনampলে ডিজাইন।

সফ্টওয়্যারটি সমস্ত ডিজাইন তৈরি করে fileসাব-ডিরেক্টরিতে s। এইগুলো fileসিমুলেশন এবং কম্পাইলেশন চালানোর জন্য s প্রয়োজন।

ডিজাইন প্রাক্তনample পরামিতি
F-Tile JESD204C ইন্টেল FPGA আইপি প্যারামিটার এডিটর প্রাক্তনampলে ডিজাইন ট্যাব আপনার জন্য ডিজাইন এক্স জেনারেট করার আগে নির্দিষ্ট পরামিতি নির্দিষ্ট করতেampলে

টেবিল 6। প্রাক্তন মধ্যে পরামিতিampলে ডিজাইন ট্যাব

প্যারামিটার	অপশন	বর্ণনা
ডিজাইন নির্বাচন করুন	সিস্টেম কনসোল নিয়ন্ত্রণ কোনোটিই নয়	ডিজাইন এক্সেস করতে সিস্টেম কনসোল নিয়ন্ত্রণ নির্বাচন করুনampসিস্টেম কনসোলের মাধ্যমে ডেটা পাথ।
সিমুলেশন	চালু, বন্ধ	প্রয়োজনীয় আইপি তৈরি করার জন্য চালু করুন fileনকশা অনুকরণের জন্য s প্রাক্তনampলে
সংশ্লেষণ	চালু, বন্ধ	প্রয়োজনীয় আইপি তৈরি করার জন্য চালু করুন fileইন্টেল কোয়ার্টাস প্রাইম সংকলন এবং হার্ডওয়্যার প্রদর্শনের জন্য।
এইচডিএল বিন্যাস (সিমুলেশনের জন্য)	ভেরিলগ ভিডিএইচএল	RTL এর HDL বিন্যাস নির্বাচন করুন fileসিমুলেশনের জন্য s।
এইচডিএল বিন্যাস (সংশ্লেষণের জন্য)	শুধুমাত্র ভেরিলগ	RTL এর HDL বিন্যাস নির্বাচন করুন files সংশ্লেষণের জন্য।

প্যারামিটার	অপশন	বর্ণনা
3-তারের SPI মডিউল তৈরি করুন	চালু, বন্ধ	3-তারের পরিবর্তে 4-তারের SPI ইন্টারফেস সক্ষম করতে চালু করুন।
Sysref মোড	এক সুযোগ পর্যায়ক্রমিক পর্যায়ক্রমিক ফাঁক	আপনার ডিজাইনের প্রয়োজনীয়তা এবং সময় নমনীয়তার উপর ভিত্তি করে আপনি SYSREF প্রান্তিককরণটি ওয়ান-শট পালস মোড, পর্যায়ক্রমিক বা ফাঁকা পর্যায়ক্রমিক হতে চান কিনা তা নির্বাচন করুন। ওয়ান-শট—SYSREF কে ওয়ান-শট পালস মোড হতে সক্ষম করতে এই বিকল্পটি নির্বাচন করুন। sysref_ctrl[17] রেজিস্টার বিটের মান হল 0। F-Tile JESD204C আইপি রিসেট ডিজার্টের পর, sysref_ctrl[17] রেজিস্টারের মান 0 থেকে 1, তারপর 0-তে পরিবর্তন করুন, একটি এক-শট SYSREF পালসের জন্য। পর্যায়ক্রমিক — পর্যায়ক্রমিক মোডে SYSREF এর 50:50 ডিউটি ​​চক্র রয়েছে। SYSREF সময়কাল হল E*SYSREF_MULP। গ্যাপড পর্যায়ক্রমিক — SYSREF এর 1 লিঙ্ক ঘড়ি চক্রের গ্রানুলারিটির প্রোগ্রামেবল ডিউটি ​​চক্র রয়েছে। SYSREF সময়কাল হল E*SYSREF_MULP। সীমার বাইরের ডিউটি ​​সাইকেল সেটিংয়ের জন্য, SYSREF জেনারেশন ব্লকের স্বয়ংক্রিয়ভাবে 50:50 ডিউটি ​​সাইকেল অনুমান করা উচিত। পড়ুন SYSREF জেনারেটর SYSREF সম্পর্কে আরও তথ্যের জন্য বিভাগ সময়কাল
বোর্ড নির্বাচন করুন	কোনোটিই নয়	নকশা প্রাক্তন জন্য বোর্ড নির্বাচন করুনampলে কোনটিই নয়—এই বিকল্পটি ডিজাইন প্রাক্তনের জন্য হার্ডওয়্যার দিকগুলিকে বাদ দেয়ampলে সমস্ত পিন অ্যাসাইনমেন্ট ভার্চুয়াল পিনে সেট করা হবে।
টেস্ট প্যাটার্ন	পিআরবিএস-৭ পিআরবিএস-৭ পিআরবিএস-৭ পিআরবিএস-৭ Ramp	প্যাটার্ন জেনারেটর এবং চেকার পরীক্ষার প্যাটার্ন নির্বাচন করুন। প্যাটার্ন জেনারেটর—JESD204C ডেটা প্রতি পিআরবিএস প্যাটার্ন জেনারেটর সমর্থন করেampলে এর মানে হল ডেটার প্রস্থ হল N+CS বিকল্প। পিআরবিএস প্যাটার্ন জেনারেটর এবং চেকার ডেটা তৈরির জন্য উপযোগীampপরীক্ষার জন্য উদ্দীপক এবং এটি ADC/DAC কনভার্টারে PRBS পরীক্ষার মোডের সাথে সামঞ্জস্যপূর্ণ নয়। Ramp প্যাটার্ন জেনারেটর—JESD204C লিংক লেয়ার স্বাভাবিকভাবে কাজ করে কিন্তু পরে পরিবহন অক্ষম করা হয় এবং ফরম্যাটার থেকে ইনপুট উপেক্ষা করা হয়। প্রতিটি লেন একটি অভিন্ন অক্টেট স্ট্রিম প্রেরণ করে যা 0x00 থেকে 0xFF পর্যন্ত বৃদ্ধি পায় এবং তারপরে পুনরাবৃত্তি হয়। আরamp প্যাটার্ন পরীক্ষা prbs_test_ctl দ্বারা সক্রিয় করা হয়। PRBS প্যাটার্ন পরীক্ষক—JESD204C PRBS স্ক্র্যাম্বলার স্বয়ং সিঙ্ক্রোনাইজ করে এবং এটা প্রত্যাশিত যে যখন আইপি কোর লিঙ্ক আপ ডিকোড করতে সক্ষম হয়, তখন স্ক্র্যাম্বলিং বীজ ইতিমধ্যেই সিঙ্ক্রোনাইজ করা হয়। পিআরবিএস স্ক্র্যাম্বলিং সীড স্বয়ং শুরু করতে 8 অক্টেট গ্রহণ করবে। Ramp প্যাটার্ন চেকার—JESD204C স্ক্র্যাম্বলিং স্বয়ং সিঙ্ক্রোনাইজ করা হয় এবং এটা প্রত্যাশিত যে যখন IP কোর লিঙ্ক আপ ডিকোড করতে সক্ষম হয়, তখন স্ক্র্যাম্বলিং বীজ ইতিমধ্যেই সিঙ্ক্রোনাইজ করা হয়। প্রথম বৈধ অক্টেটটি r হিসাবে লোড করা হয়amp প্রাথমিক মান। পরবর্তী ডেটা অবশ্যই 0xFF পর্যন্ত বৃদ্ধি পাবে এবং 0x00 পর্যন্ত রোল ওভার করবে৷ আরamp প্যাটার্ন পরীক্ষকের সমস্ত লেন জুড়ে অভিন্ন প্যাটার্ন পরীক্ষা করা উচিত।
অভ্যন্তরীণ সিরিয়াল লুপব্যাক সক্ষম করুন৷	চালু, বন্ধ	অভ্যন্তরীণ সিরিয়াল লুপব্যাক নির্বাচন করুন।
কমান্ড চ্যানেল সক্ষম করুন	চালু, বন্ধ	কমান্ড চ্যানেল প্যাটার্ন নির্বাচন করুন।

ডিরেক্টরি কাঠামো
F-টাইল JESD204C ডিজাইন প্রাক্তনample ডিরেক্টরি উত্পন্ন ধারণ করে fileডিজাইন প্রাক্তন জন্য sampলেস

চিত্র 3। এফ-টাইল JESD204C ইন্টেল এজিলেক্স ডিজাইনের জন্য ডিরেক্টরি কাঠামোample

সারণি 7. ডিরেক্টরি Files

ফোল্ডার	Files
ed/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
সিমুলেশন/পরামর্শদাতা	modelsim_sim.tcl tb_top_waveform.do
সিমুলেশন/সিনোপসি	ভিসিএস vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

নকশা অনুকরণ করা প্রাক্তনampলে টেস্টবেঞ্চ

নকশা প্রাক্তনample testbench আপনার জেনারেট করা ডিজাইনকে অনুকরণ করে।

চিত্র 4। পদ্ধতি

নকশা অনুকরণ করতে, নিম্নলিখিত পদক্ষেপগুলি সম্পাদন করুন:

1. কাজের ডিরেক্টরিতে পরিবর্তন করুনample_design_directory>/সিমুলেশন/ .
2. কমান্ড লাইনে, সিমুলেশন স্ক্রিপ্ট চালান। নীচের টেবিলটি সমর্থিত সিমুলেটর চালানোর জন্য কমান্ডগুলি দেখায়।

সিমুলেটর	আদেশ
Questa/ModelSim	vsim -do modelsim_sim.tcl
	vsim -c -do modelsim_sim.tcl (Questa/ ModelSim GUI ছাড়া)
ভিসিএস	sh vcs_sim.sh
ভিসিএস এমএক্স	sh vcsmx_sim.sh

সিমুলেশনটি এমন বার্তা দিয়ে শেষ হয় যা নির্দেশ করে যে রান সফল হয়েছে কিনা।

চিত্র 5. সফল সিমুলেশন
এই চিত্রটি VCS সিমুলেটরের জন্য সফল সিমুলেশন বার্তা দেখায়।

নকশা সংকলন প্রাক্তনample

সংকলন-শুধুমাত্র প্রাক্তন কম্পাইল করতেampলে প্রকল্প, এই পদক্ষেপগুলি অনুসরণ করুন:

1. কম্পাইলেশন ডিজাইন নিশ্চিত করুন প্রাক্তনampলে প্রজন্ম সম্পূর্ণ।
2. ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ সফ্টওয়্যারে, ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ প্রকল্পটি খুলুনampলে_ ডিজাইন_ ডিরেক্টরি>/ এড/ কোয়ার্টাস।
3. প্রসেসিং মেনুতে, স্টার্ট কম্পাইলেশন ক্লিক করুন।

F-টাইল JESD204C ডিজাইনের জন্য বিশদ বিবরণample

F-টাইল JESD204C ডিজাইন প্রাক্তনample লুপব্যাক মোড ব্যবহার করে ডেটা স্ট্রিমিংয়ের কার্যকারিতা প্রদর্শন করে।
আপনি আপনার পছন্দের পরামিতি সেটিংস নির্দিষ্ট করতে পারেন এবং ডিজাইন তৈরি করতে পারেনampলে
নকশা প্রাক্তনample শুধুমাত্র বেস এবং PHY ভেরিয়েন্টের জন্য ডুপ্লেক্স মোডে উপলব্ধ। আপনি শুধুমাত্র বেস বা PHY শুধুমাত্র বৈকল্পিক চয়ন করতে পারেন তবে IP ডিজাইন তৈরি করবেampলে বেস এবং পিএইচওয়াই উভয়ের জন্য।

দ্রষ্টব্য:  কিছু উচ্চ ডেটা রেট কনফিগারেশনের সময় ব্যর্থ হতে পারে। টাইমিং ব্যর্থতা এড়াতে, F-Tile JESD204C Intel FPGA IP প্যারামিটার এডিটরের কনফিগারেশন ট্যাবে নিম্ন ফ্রেম ক্লক ফ্রিকোয়েন্সি গুণক (FCLK_MULP) মান উল্লেখ করার কথা বিবেচনা করুন।

সিস্টেম উপাদান

F-টাইল JESD204C ডিজাইন প্রাক্তনample একটি সফ্টওয়্যার-ভিত্তিক নিয়ন্ত্রণ প্রবাহ সরবরাহ করে যা সিস্টেম কনসোল সমর্থন সহ বা ছাড়াই হার্ড কন্ট্রোল ইউনিট ব্যবহার করে।

নকশা প্রাক্তনample অভ্যন্তরীণ এবং বাহ্যিক লুপব্যাক মোডে একটি স্বয়ংক্রিয় লিঙ্ক আপ সক্ষম করে।

JTAG অ্যাভালন মাস্টার ব্রিজে
জেTAG Avalon Master Bridge থেকে মেমরি-ম্যাপ করা F-Tile JESD204C আইপি এবং জে এর মাধ্যমে পেরিফেরাল আইপি কন্ট্রোল এবং স্ট্যাটাস রেজিস্টার অ্যাক্সেস করার জন্য হোস্ট সিস্টেমের মধ্যে একটি সংযোগ প্রদান করে।TAG ইন্টারফেস

চিত্র 6। একটি জে সহ সিস্টেমTAG অ্যাভালন মাস্টার ব্রিজ কোরে

দ্রষ্টব্য:  সিস্টেম ঘড়ি J-এর চেয়ে কমপক্ষে 2X দ্রুত হতে হবেTAG ঘড়ি এই ডিজাইনে সিস্টেম ঘড়িটি হল mgmt_clk (100MHz)ampলে

সমান্তরাল I/O (PIO) কোর
Avalon ইন্টারফেসের সাথে সমান্তরাল ইনপুট/আউটপুট (PIO) কোর একটি Avalon মেমরি-ম্যাপ করা স্লেভ পোর্ট এবং সাধারণ উদ্দেশ্য I/O পোর্টের মধ্যে একটি মেমরি-ম্যাপ করা ইন্টারফেস প্রদান করে। I/O পোর্টগুলি হয় অন-চিপ ব্যবহারকারী লজিকের সাথে বা I/O পিনের সাথে সংযোগ করে যা FPGA-এর বাইরের ডিভাইসগুলির সাথে সংযোগ করে।

চিত্র 7। ইনপুট পোর্ট, আউটপুট পোর্ট এবং IRQ সমর্থন সহ PIO কোর
ডিফল্টরূপে, প্ল্যাটফর্ম ডিজাইনার উপাদানটি ইন্টারাপ্ট সার্ভিস লাইন (IRQ) অক্ষম করে।

PIO I/O পোর্টগুলি শীর্ষ স্তরের HDL-এ বরাদ্দ করা হয় file (ইনপুট পোর্টের জন্য io_ অবস্থা, আউটপুট পোর্টের জন্য io_ নিয়ন্ত্রণ)।

নীচের টেবিলটি ডেভেলপমেন্ট কিটে DIP সুইচ এবং LED-তে I/O পোর্টের স্থিতি এবং নিয়ন্ত্রণের জন্য সংকেত সংযোগের বর্ণনা দেয়।

সারণি 8. PIO কোর I/O পোর্ট

বন্দর	বিট	সংকেত
আউট_পোর্ট	0	USER_LED SPI প্রোগ্রামিং সম্পন্ন হয়েছে৷
	31:1	সংরক্ষিত
ইন_পোর্ট	0	USER_DIP অভ্যন্তরীণ সিরিয়াল লুপব্যাক সক্রিয় বন্ধ = 1 অন ​​= 0
	1	USER_DIP FPGA-উত্পন্ন SYSREF সক্রিয় বন্ধ = 1 অন ​​= 0
	31:2	সংরক্ষিত

এসপিআই মাস্টার
এসপিআই মাস্টার মডিউল হল আইপি ক্যাটালগ স্ট্যান্ডার্ড লাইব্রেরির একটি আদর্শ প্ল্যাটফর্ম ডিজাইনার উপাদান। এই মডিউলটি SPI প্রোটোকল ব্যবহার করে বহিরাগত রূপান্তরকারীদের কনফিগারেশনের সুবিধার্থে (প্রাক্তনample, ADC, DAC, এবং বাহ্যিক ঘড়ি জেনারেটর) এই ডিভাইসগুলির ভিতরে একটি কাঠামোগত নিবন্ধন স্থানের মাধ্যমে।

এসপিআই মাস্টারের একটি অ্যাভালন মেমরি-ম্যাপ করা ইন্টারফেস রয়েছে যা অ্যাভালন মাস্টারের সাথে সংযোগ করে (জেTAG Avalon master bridge থেকে) Avalon মেমরি-ম্যাপ করা ইন্টারকানেক্টের মাধ্যমে। এসপিআই মাস্টার অ্যাভালন মাস্টারের কাছ থেকে কনফিগারেশন নির্দেশাবলী পায়।

SPI মাস্টার মডিউল 32 টি পর্যন্ত স্বাধীন SPI স্লেভকে নিয়ন্ত্রণ করে। SCLK বড রেট 20 MHz এ কনফিগার করা হয়েছে (5 দ্বারা বিভাজ্য)।
এই মডিউলটি একটি 4-তারের, 24-বিট প্রস্থের ইন্টারফেসে কনফিগার করা হয়েছে। জেনারেট 3-ওয়্যার এসপিআই মডিউল বিকল্পটি নির্বাচন করা হলে, এসপিআই মাস্টারের 4-ওয়্যার আউটপুটকে 3-ওয়্যারে রূপান্তর করতে একটি অতিরিক্ত মডিউল তাৎক্ষণিকভাবে চালু করা হয়।

আইওপিএলএল
IOPLL ফ্রেম_ক্লক এবং লিঙ্ক_ক্লক তৈরি করতে প্রয়োজনীয় ঘড়ি তৈরি করে। পিএলএল-এর রেফারেন্স ঘড়িটি কনফিগারযোগ্য কিন্তু 33-এর ডেটা রেট/ফ্যাক্টরের মধ্যে সীমাবদ্ধ।

• নকশা জন্য প্রাক্তনample যা 24.33024 Gbps ডেটা রেট সমর্থন করে, ফ্রেম_ক্লক এবং লিঙ্ক_ক্লকের ঘড়ির হার হল 368.64 মেগাহার্টজ।
• নকশা জন্য প্রাক্তনample যা 32 Gbps ডেটা রেট সমর্থন করে, ফ্রেম_ক্লক এবং লিঙ্ক_ক্লকের ঘড়ির হার হল 484.848 মেগাহার্টজ।

SYSREF জেনারেটর
SYSREF হল F-Tile JESD204C ইন্টারফেসের সাথে ডেটা রূপান্তরকারীদের জন্য একটি গুরুত্বপূর্ণ সময় সংকেত।

ডিজাইনে SYSREF জেনারেটর প্রাক্তনample শুধুমাত্র ডুপ্লেক্স JESD204C আইপি লিঙ্ক প্রারম্ভিক প্রদর্শনের উদ্দেশ্যে ব্যবহার করা হয়। JESD204C সাবক্লাস 1 সিস্টেম স্তরের অ্যাপ্লিকেশনে, আপনাকে অবশ্যই ডিভাইস ঘড়ির মতো একই উত্স থেকে SYSREF তৈরি করতে হবে।

F-Tile JESD204C IP-এর জন্য, SYSREF কন্ট্রোল রেজিস্টারের SYSREF গুণক (SYSREF_MULP) SYSREF সময়কালকে সংজ্ঞায়িত করে, যেটি E প্যারামিটারের n-পূর্ণসংখ্যা মাল্টিপল।

আপনাকে অবশ্যই E*SYSREF_MULP ≤16 নিশ্চিত করতে হবে। প্রাক্তন জন্যample, যদি E=1, SYSREF_MULP-এর আইনি সেটিং অবশ্যই 1-16-এর মধ্যে হতে হবে, এবং যদি E=3, SYSREF_MULP-এর আইনি সেটিং অবশ্যই 1-5-এর মধ্যে হতে হবে।

দ্রষ্টব্য:  যদি আপনি একটি সীমার বাইরের SYSREF_MULP সেট করেন, SYSREF জেনারেটর সেটিংসটিকে SYSREF_MULP=1 এ ঠিক করবে।
আপনি নির্বাচন করতে পারেন যে আপনি SYSREF টাইপটিকে এক-শট পালস, পর্যায়ক্রমিক বা ফাঁকা পর্যায়ক্রমিক হতে চান।ampএফ-টাইল JESD204C ইন্টেল FPGA আইপি প্যারামিটার এডিটরে লে ডিজাইন ট্যাব।

টেবিল 9। Exampপর্যায়ক্রমিক এবং ফাঁকযুক্ত পর্যায়ক্রমিক SYSREF কাউন্টারের লেস

E	SYSREF_MULP	SYSREF পিরিয়ড (E*SYSREF_MULP* 32)	ডিউটি ​​সাইকেল	বর্ণনা
1	1	32	1..31 (প্রোগ্রামেবল)	গ্যাপড পর্যায়ক্রমিক
1	1	32	16 (স্থির)	পর্যায়ক্রমিক
1	2	64	1..63 (প্রোগ্রামেবল)	গ্যাপড পর্যায়ক্রমিক
1	2	64	32 (স্থির)	পর্যায়ক্রমিক
1	16	512	1..511 (প্রোগ্রামেবল)	গ্যাপড পর্যায়ক্রমিক
1	16	512	256 (স্থির)	পর্যায়ক্রমিক
2	3	19	1..191 (প্রোগ্রামেবল)	গ্যাপড পর্যায়ক্রমিক
2	3	192	96 (স্থির)	পর্যায়ক্রমিক
2	8	512	1..511 (প্রোগ্রামেবল)	গ্যাপড পর্যায়ক্রমিক
2	8	512	256 (স্থির)	পর্যায়ক্রমিক
2	9 (অবৈধ)	64	32 (স্থির)	গ্যাপড পর্যায়ক্রমিক
2	9 (অবৈধ)	64	32 (স্থির)	পর্যায়ক্রমিক

 

সারণি 10. SYSREF কন্ট্রোল রেজিস্টার
আপনি SYSREF কন্ট্রোল রেজিস্টারগুলি গতিশীলভাবে পুনরায় কনফিগার করতে পারেন যদি আপনি ডিজাইন তৈরি করার সময় রেজিস্টার সেটিংটি আপনার নির্দিষ্ট করা সেটিং থেকে ভিন্ন হয়ampলে F-Tile JESD204C Intel FPGA IP রিসেট না হওয়ার আগে SYSREF রেজিস্টারগুলি কনফিগার করুন৷ আপনি যদি এর মাধ্যমে বাহ্যিক SYSREF জেনারেটর নির্বাচন করেন
sysref_ctrl[7] রেজিস্টার বিট, আপনি SYSREF প্রকার, গুণক, শুল্ক চক্র এবং ফেজের জন্য সেটিংস উপেক্ষা করতে পারেন।

বিট	ডিফল্ট মান	বর্ণনা
sysref_ctrl[1:0]	2'b00: এক-শট 2'b01: পর্যায়ক্রমিক 2'b10: ফাঁক করা পর্যায়ক্রমিক	SYSREF প্রকার। ডিফল্ট মান SYSREF মোড সেটিং এর উপর নির্ভর করে Exampলে ডিজাইন F-Tile JESD204C Intel FPGA IP প্যারামিটার এডিটরে ট্যাব।
sysref_ctrl[6:2]	5'b00001	SYSREF গুণক। এই SYSREF_MULP ক্ষেত্রটি পর্যায়ক্রমিক এবং ফাঁকা-পর্যায়ক্রমিক SYSREF প্রকারের ক্ষেত্রে প্রযোজ্য। F-Tile JESD1C IP রিসেট না হওয়ার আগে E*SYSREF_MULP মান 16 থেকে 204-এর মধ্যে নিশ্চিত করতে আপনাকে গুণক মান কনফিগার করতে হবে। যদি E*SYSREF_MULP মান এই সীমার বাইরে থাকে, গুণক মান ডিফল্ট 5'b00001 হয়।
sysref_ctrl[7]	ডুপ্লেক্স ডেটাপথ: 1'b1 সিমপ্লেক্স TX বা RX ডেটাপথ: 1'b0	SYSREF নির্বাচন করুন। ডিফল্ট মান এক্স-এ ডেটা পাথ সেটিং এর উপর নির্ভর করেampএফ-টাইল JESD204C ইন্টেল FPGA আইপি প্যারামিটার এডিটরে লে ডিজাইন ট্যাব। 0: সিমপ্লেক্স TX বা RX (বাহ্যিক SYSREF) 1: ডুপ্লেক্স (অভ্যন্তরীণ SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF ডিউটি ​​চক্র যখন SYSREF প্রকার পর্যায়ক্রমিক বা ফাঁকা পর্যায়ক্রমিক হয়। F-Tile JESD204C আইপি রিসেট না হওয়ার আগে আপনাকে অবশ্যই ডিউটি ​​সাইকেল কনফিগার করতে হবে। সর্বোচ্চ মান = (E*SYSREF_MULP*32)-1 প্রাক্তনের জন্যampLe: ৫০% শুল্ক চক্র = (E*SYSREF_MULP*50)/32 আপনি যদি এই রেজিস্টার ক্ষেত্রটি কনফিগার না করেন, অথবা যদি আপনি রেজিস্টার ক্ষেত্রটিকে 50 বা সর্বোচ্চ অনুমোদিত মান থেকে বেশি কনফিগার করেন তবে ডিউটি ​​চক্র ডিফল্ট 0%।
sysref_ctrl[17]	1'b0	ম্যানুয়াল নিয়ন্ত্রণ যখন SYSREF প্রকার এক-শট হয়। SYSREF সংকেত উচ্চ সেট করতে 1 লিখুন। SYSREF সংকেত কম সেট করতে 0 লিখুন। ওয়ান-শট মোডে একটি SYSREF পালস তৈরি করতে আপনাকে 1 তারপর 0 লিখতে হবে।
sysref_ctrl[31:18]	22'h0	সংরক্ষিত

সিকোয়েন্সার রিসেট করুন
এই নকশা প্রাক্তনample দুটি রিসেট সিকোয়েন্সার নিয়ে গঠিত:

• রিসেট সিকোয়েন্স 0—টিএক্স/আরএক্স অ্যাভালন স্ট্রিমিং ডোমেন, অ্যাভালন মেমরি-ম্যাপড ডোমেন, কোর পিএলএল, টিএক্স পিএইচওয়াই, টিএক্স কোর এবং সিএসআরইএফ জেনারেটরে রিসেট পরিচালনা করে।
• রিসেট সিকোয়েন্স 1—আরএক্স পিএইচওয়াই এবং আরএক্স কোরে রিসেট পরিচালনা করে।

3-ওয়্যার SPI
এই মডিউলটি SPI ইন্টারফেসকে 3-ওয়্যারে রূপান্তর করতে ঐচ্ছিক।

সিস্টেম পিএলএল
এফ-টাইলের তিনটি অন-বোর্ড সিস্টেম পিএলএল রয়েছে। এই সিস্টেম পিএলএলগুলি হার্ড আইপি (MAC, PCS, এবং FEC) এবং EMIB ক্রসিংয়ের জন্য প্রাথমিক ঘড়ির উত্স। এর মানে হল, যখন আপনি সিস্টেম PLL ক্লকিং মোড ব্যবহার করেন, ব্লকগুলি PMA ঘড়ি দ্বারা ক্লক করা হয় না এবং FPGA কোর থেকে আসা ঘড়ির উপর নির্ভর করে না। প্রতিটি সিস্টেম পিএলএল শুধুমাত্র একটি ফ্রিকোয়েন্সি ইন্টারফেসের সাথে যুক্ত ঘড়ি তৈরি করে। প্রাক্তন জন্যampলে, 1 GHz এ একটি ইন্টারফেস এবং 500 MHz এ একটি ইন্টারফেস চালানোর জন্য আপনার দুটি সিস্টেম PLL প্রয়োজন। একটি সিস্টেম পিএলএল ব্যবহার করলে আপনি প্রতিবেশী লেনকে প্রভাবিত করে লেন ঘড়ি পরিবর্তন ছাড়াই প্রতিটি লেন স্বাধীনভাবে ব্যবহার করতে পারবেন।
প্রতিটি সিস্টেম PLL আটটি FGT রেফারেন্স ঘড়ির যেকোনো একটি ব্যবহার করতে পারে। সিস্টেম পিএলএল একটি রেফারেন্স ঘড়ি শেয়ার করতে পারে বা বিভিন্ন রেফারেন্স ঘড়ি থাকতে পারে। প্রতিটি ইন্টারফেস এটি কোন সিস্টেম PLL ব্যবহার করে তা চয়ন করতে পারে, কিন্তু, একবার নির্বাচিত হলে, এটি স্থির করা হয়, গতিশীল পুনর্বিন্যাস ব্যবহার করে পুনরায় কনফিগার করা যায় না।

সম্পর্কিত তথ্য
F-টাইল আর্কিটেকচার এবং PMA এবং FEC ডাইরেক্ট PHY IP ব্যবহারকারী গাইড

Intel Agilex F-টাইল ডিভাইসে সিস্টেম PLL ক্লকিং মোড সম্পর্কে আরও তথ্য।

প্যাটার্ন জেনারেটর এবং চেকার
প্যাটার্ন জেনারেটর এবং পরীক্ষক ডেটা তৈরি করার জন্য দরকারীamples এবং পরীক্ষার উদ্দেশ্যে পর্যবেক্ষণ.
সারণি 11. সমর্থিত প্যাটার্ন জেনারেটর

প্যাটার্ন জেনারেটর	বর্ণনা
পিআরবিএস প্যাটার্ন জেনারেটর	F-টাইল JESD204C ডিজাইন প্রাক্তনample PRBS প্যাটার্ন জেনারেটর নিম্নলিখিত ডিগ্রী বহুপদী সমর্থন করে: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp প্যাটার্ন জেনারেটর	আরamp প্রতিটি পরবর্তী s-এর জন্য প্যাটার্ন মান 1 দ্বারা বৃদ্ধি পায়ample জেনারেটরের প্রস্থ N এর সাথে, এবং 0-তে রোল করে যখন s-এর সমস্ত বিটample হয় 1. r সক্ষম করুনamp ED কন্ট্রোল ব্লকের tst_ctl রেজিস্টারে 1 থেকে বিট 2 লিখে প্যাটার্ন জেনারেটর।
কমান্ড চ্যানেল আরamp প্যাটার্ন জেনারেটর	F-টাইল JESD204C ডিজাইন প্রাক্তনample কমান্ড চ্যানেল r সমর্থন করেamp লেন প্রতি প্যাটার্ন জেনারেটর. আরamp প্যাটার্ন মান প্রতি 1 বিট কমান্ড শব্দ 6 দ্বারা বৃদ্ধি. প্রারম্ভিক বীজ সমস্ত লেন জুড়ে একটি বৃদ্ধি প্যাটার্ন.

সারণি 12. সমর্থিত প্যাটার্ন পরীক্ষক

প্যাটার্ন পরীক্ষক	বর্ণনা
পিআরবিএস প্যাটার্ন পরীক্ষক	প্যাটার্ন চেকারে স্ক্র্যাম্বলিং বীজটি স্ব-সিঙ্ক্রোনাইজ করা হয় যখন F-Tile JESD204C IP ডেস্কু সারিবদ্ধতা অর্জন করে। প্যাটার্ন পরীক্ষকের প্রয়োজন 8 অক্টেটের জন্য স্ক্র্যাম্বলিং বীজ স্ব-সিঙ্ক্রোনাইজ করার জন্য।
Ramp প্যাটার্ন পরীক্ষক	প্রথম বৈধ তথ্য গুলিampপ্রতিটি রূপান্তরকারীর জন্য le (M) r এর প্রাথমিক মান হিসাবে লোড করা হয়amp প্যাটার্ন পরবর্তী তথ্য গুলিampপ্রতিটি ঘড়ি চক্রে লেস মান অবশ্যই 1 দ্বারা সর্বোচ্চ পর্যন্ত বৃদ্ধি পাবে এবং তারপরে 0-এ রোল ওভার করবে।

প্যাটার্ন পরীক্ষক	বর্ণনা
	প্রাক্তন জন্যample, যখন S=1, N=16 এবং WIDTH_MULP = 2, কনভার্টার প্রতি ডেটা প্রস্থ S * WIDTH_MULP * N = 32। সর্বাধিক ডেটা sample মান হল 0xFFFF। আরamp প্যাটার্ন চেকার যাচাই করে যে অভিন্ন প্যাটার্নগুলি সমস্ত রূপান্তরকারী জুড়ে প্রাপ্ত হয়েছে৷
কমান্ড চ্যানেল আরamp প্যাটার্ন পরীক্ষক	F-টাইল JESD204C ডিজাইন প্রাক্তনample কমান্ড চ্যানেল r সমর্থন করেamp প্যাটার্ন পরীক্ষক। প্রাপ্ত প্রথম কমান্ড শব্দ (6 বিট) প্রাথমিক মান হিসাবে লোড করা হয়। একই লেনের পরবর্তী কমান্ড শব্দগুলিকে অবশ্যই 0x3F পর্যন্ত বৃদ্ধি করতে হবে এবং 0x00 এ রোল ওভার করতে হবে। কমান্ড চ্যানেল আরamp প্যাটার্ন পরীক্ষক r জন্য চেকamp সমস্ত লেন জুড়ে নিদর্শন।

F-টাইল JESD204C TX এবং RX IP
এই নকশা প্রাক্তনample আপনাকে সিমপ্লেক্স মোড বা ডুপ্লেক্স মোডে প্রতিটি TX/RX কনফিগার করতে দেয়।
ডুপ্লেক্স কনফিগারেশনগুলি অভ্যন্তরীণ বা বাহ্যিক সিরিয়াল লুপব্যাক ব্যবহার করে আইপি কার্যকারিতা প্রদর্শনের অনুমতি দেয়। আইপি নিয়ন্ত্রণ এবং স্থিতি পর্যবেক্ষণের জন্য আইপি-এর মধ্যে সিএসআরগুলিকে অপ্টিমাইজ করা হয় না।

F-টাইল JESD204C ডিজাইন Example ঘড়ি এবং রিসেট

F-টাইল JESD204C ডিজাইন প্রাক্তনample ঘড়ি এবং রিসেট সংকেত একটি সেট আছে.

টেবিল 13।ডিজাইন প্রাক্তনampঘড়ি

ঘড়ির সংকেত	দিকনির্দেশনা	বর্ণনা
mgmt_clk	ইনপুট	100 MHz ফ্রিকোয়েন্সি সহ LVDS ডিফারেনশিয়াল ঘড়ি।
refclk_xcvr	ইনপুট	ট্রান্সসিভার রেফারেন্স ঘড়ি যার ফ্রিকোয়েন্সি ডেটা রেট/ফ্যাক্টর 33।
refclk_core	ইনপুট	একই ফ্রিকোয়েন্সি সহ কোর রেফারেন্স ঘড়ি refclk_xcvr.
in_sysref	ইনপুট	SYSREF সংকেত। সর্বাধিক SYSREF ফ্রিকোয়েন্সি হল ডেটা রেট/(66x32xE)।
sysref_out	আউটপুট
txlink_clk rxlink_clk	অভ্যন্তরীণ	ডেটা রেট/66 ফ্রিকোয়েন্সি সহ TX এবং RX লিঙ্ক ঘড়ি।
txframe_clk rxframe_clk	অভ্যন্তরীণ	তথ্য হারের ফ্রিকোয়েন্সি সহ TX এবং RX ফ্রেম ঘড়ি/33 (FCLK_MULP=2) তথ্য হারের ফ্রিকোয়েন্সি সহ TX এবং RX ফ্রেম ঘড়ি/66 (FCLK_MULP=1)
tx_fclk rx_fclk	অভ্যন্তরীণ	তথ্য হারের ফ্রিকোয়েন্সি সহ TX এবং RX ফেজ ঘড়ি/66 (FCLK_MULP=2) TX এবং RX ফেজ ঘড়ি সবসময় উচ্চ (1'b1) যখন FCLK_MULP=1
spi_SCLK	আউটপুট	20 MHz ফ্রিকোয়েন্সি সহ SPI বড রেট ঘড়ি।

আপনি নকশা লোড যখন প্রাক্তনampএকটি FPGA ডিভাইসের মধ্যে, একটি অভ্যন্তরীণ ninit_done ইভেন্ট নিশ্চিত করে যে JTAG অ্যাভালন মাস্টার ব্রিজের পাশাপাশি অন্যান্য ব্লকগুলিও রিসেট করা হয়েছে৷

Txlink_clk এবং rxlink_clk ঘড়ির জন্য ইচ্ছাকৃত অ্যাসিঙ্ক্রোনাস সম্পর্ক ইনজেক্ট করার জন্য SYSREF জেনারেটরের স্বাধীন রিসেট রয়েছে। এই পদ্ধতিটি একটি বাহ্যিক ঘড়ির চিপ থেকে SYSREF সংকেত অনুকরণে আরও ব্যাপক।

টেবিল 14। ডিজাইন প্রাক্তনample রিসেট

সংকেত রিসেট করুন	দিকনির্দেশনা	বর্ণনা
global_rst_n	ইনপুট	J ছাড়া সমস্ত ব্লকের জন্য পুশ বোতাম গ্লোবাল রিসেটTAG অ্যাভালন মাস্টার ব্রিজ পর্যন্ত।
ninit_done	অভ্যন্তরীণ	J এর জন্য রিসেট রিলিজ আইপি থেকে আউটপুটTAG অ্যাভালন মাস্টার ব্রিজ পর্যন্ত।
edctl_rst_n	অভ্যন্তরীণ	ইডি কন্ট্রোল ব্লক জে দ্বারা পুনরায় সেট করা হয়েছেTAG অ্যাভালন মাস্টার ব্রিজ পর্যন্ত। hw_rst এবং global_rst_n পোর্ট ইডি কন্ট্রোল ব্লক রিসেট করে না।
hw_rst	অভ্যন্তরীণ	ED কন্ট্রোল ব্লকের rst_ctl রেজিস্টারে লিখে hw_rst জাহির এবং ডেসার্ট করুন। mgmt_rst_in_n দাবী করে যখন hw_rst দাবী করা হয়।
mgmt_rst_in_n	অভ্যন্তরীণ	বিভিন্ন আইপি এবং রিসেট সিকোয়েন্সারের ইনপুটগুলির অ্যাভালন মেমরি-ম্যাপ করা ইন্টারফেসের জন্য রিসেট করুন:  F-টাইল JESD20C আইপি ডুপ্লেক্স নেটিভ PHY-এর জন্য j204c_reconfig_reset SPI মাস্টারের জন্য spi_rst_n PIO স্থিতি এবং নিয়ন্ত্রণের জন্য pio_rst_n রিসেট সিকোয়েন্সার 0 এবং 0 এর reset_in1 পোর্ট গ্লোবাল_rst_n, hw_rst, বা edctl_rst_n পোর্ট mgmt_rst_in_n এ রিসেট করে।
sysref_rst_n	অভ্যন্তরীণ	রিসেট সিকোয়েন্সার 0 reset_out2 পোর্ট ব্যবহার করে ED কন্ট্রোল ব্লকে SYSREF জেনারেটর ব্লকের জন্য রিসেট করুন। কোর পিএলএল লক করা থাকলে রিসেট সিকোয়েন্সার 0 reset_out2 পোর্ট রিসেট ডিসার্ট করে।
core_pll_rst	অভ্যন্তরীণ	রিসেট সিকোয়েন্সার 0 reset_out0 পোর্টের মাধ্যমে কোর PLL রিসেট করে। যখন mgmt_rst_in_n রিসেট করা হয় তখন মূল PLL রিসেট হয়।
j204c_tx_avs_rst_n	অভ্যন্তরীণ	F-Tile JESD204C TX Avalon মেমরি-ম্যাপ করা ইন্টারফেস রিসেট সিকোয়েন্সার 0 এর মাধ্যমে রিসেট করে। TX Avalon মেমরি-ম্যাপ করা ইন্টারফেস জোর দেয় যখন mgmt_rst_in_n দাবি করা হয়।
j204c_rx_avs_rst_n	অভ্যন্তরীণ	F-Tile JESD204C TX Avalon মেমরি-ম্যাপ করা ইন্টারফেস রিসেট সিকোয়েন্সার 1 এর মাধ্যমে রিসেট করে। RX Avalon মেমরি-ম্যাপ করা ইন্টারফেস জোর দেয় যখন mgmt_rst_in_n দাবি করা হয়।
j204c_tx_rst_n	অভ্যন্তরীণ	F-Tile JESD204C TX লিঙ্ক এবং ট্রান্সপোর্ট লেয়ারগুলিকে txlink_clk, এবং txframe_clk, ডোমেনে রিসেট করে। রিসেট সিকোয়েন্সার 0 reset_out5 পোর্ট রিসেট j204c_tx_rst_n। যদি কোর PLL লক করা থাকে এবং tx_pma_ready এবং tx_ready সংকেতগুলিকে জাহির করা হয় তবে এই রিসেটটি ডিজার্ট করে।
j204c_rx_rst_n	অভ্যন্তরীণ	F-Tile JESD204C RX লিঙ্ক রিসেট করে এবং rxlink_clk, এবং rxframe_clk ডোমেনে স্তরগুলি পরিবহন করে।

সংকেত রিসেট করুন	দিকনির্দেশনা	বর্ণনা
		রিসেট সিকোয়েন্সার 1 reset_out4 পোর্ট রিসেট j204c_rx_rst_n। যদি কোর PLL লক করা থাকে এবং rx_pma_ready এবং rx_ready সংকেতগুলিকে জাহির করা হয় তবে এই রিসেটটি ডিজার্ট করে।
j204c_tx_rst_ack_n	অভ্যন্তরীণ	j204c_tx_rst_n দিয়ে হ্যান্ডশেক সংকেত রিসেট করুন।
j204c_rx_rst_ack_n	অভ্যন্তরীণ	j204c_rx_rst_n দিয়ে হ্যান্ডশেক সংকেত রিসেট করুন।

চিত্র 8। ডিজাইন প্রাক্তনের জন্য টাইমিং ডায়াগ্রামample রিসেট

F-টাইল JESD204C ডিজাইন Example সংকেত

সারণী 15. সিস্টেম ইন্টারফেস সংকেত

সংকেত	দিকনির্দেশনা	বর্ণনা
ঘড়ি এবং রিসেট
mgmt_clk	ইনপুট	সিস্টেম পরিচালনার জন্য 100 MHz ঘড়ি।
refclk_xcvr	ইনপুট	F-টাইল UX QUAD এবং সিস্টেম PLL এর জন্য রেফারেন্স ঘড়ি। 33 এর ডেটা রেট/ফ্যাক্টরের সমতুল্য।
refclk_core	ইনপুট	মূল পিএলএল রেফারেন্স ঘড়ি। refclk_xcvr হিসাবে একই ঘড়ি ফ্রিকোয়েন্সি প্রয়োগ করে।
in_sysref	ইনপুট	JESD204C সাবক্লাস 1 বাস্তবায়নের জন্য বাহ্যিক SYSREF জেনারেটর থেকে SYSREF সংকেত।
sysref_out	আউটপুট	ডিজাইন প্রাক্তনের জন্য FPGA ডিভাইস দ্বারা জেনারেট করা JESD204C সাবক্লাস 1 বাস্তবায়নের জন্য SYSREF সংকেতample লিঙ্ক প্রারম্ভিক উদ্দেশ্য শুধুমাত্র.

 

সংকেত	দিকনির্দেশনা	বর্ণনা
এসপিআই
spi_SS_n[2:0]	আউটপুট	সক্রিয় কম, SPI স্লেভ সিলেক্ট সিগন্যাল।
spi_SCLK	আউটপুট	SPI সিরিয়াল ঘড়ি।
spi_sdio	ইনপুট/আউটপুট	মাস্টার থেকে বাহ্যিক স্লেভে আউটপুট ডেটা। এক্সটার্নাল স্লেভ থেকে মাস্টারে ডেটা ইনপুট করুন।

সংকেত	দিকনির্দেশনা	বর্ণনা
দ্রষ্টব্য:যখন জেনারেট 3-ওয়্যার SPI মডিউল বিকল্পটি সক্রিয় থাকে।
spi_MISO দ্রষ্টব্য: যখন জেনারেট 3-ওয়্যার SPI মডিউল বিকল্পটি সক্রিয় থাকে না।	ইনপুট	বাহ্যিক স্লেভ থেকে এসপিআই মাস্টারে তথ্য ইনপুট করুন।
spi_MOSI দ্রষ্টব্য: যখন জেনারেট 3-ওয়্যার SPI মডিউল বিকল্পটি সক্রিয় থাকে না।	আউটপুট	এসপিআই মাস্টার থেকে বাহ্যিক স্লেভে আউটপুট ডেটা।

 

সংকেত	দিকনির্দেশনা	বর্ণনা
এডিসি / ড্যাক
tx_serial_data[LINK*L-1:0]	আউটপুট	DAC-তে ডিফারেনশিয়াল হাই স্পিড সিরিয়াল আউটপুট ডেটা। ঘড়িটি সিরিয়াল ডেটা স্ট্রীমে এম্বেড করা হয়েছে।
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	ইনপুট	ADC থেকে ডিফারেনশিয়াল হাই স্পিড সিরিয়াল ইনপুট ডেটা। ঘড়িটি সিরিয়াল ডেটা স্ট্রীম থেকে উদ্ধার করা হয়েছে।
rx_serial_data_n[LINK*L-1:0]

 

সংকেত	দিকনির্দেশনা	বর্ণনা
সাধারণ উদ্দেশ্য I/O
user_led[3:0]	আউটপুট	নিম্নলিখিত শর্তগুলির জন্য স্থিতি নির্দেশ করে: [০]: SPI প্রোগ্রামিং সম্পন্ন হয়েছে [১]: TX লিঙ্ক ত্রুটি [২]: RX লিঙ্ক ত্রুটি [৩]: অ্যাভালন স্ট্রিমিং ডেটার জন্য প্যাটার্ন চেকার ত্রুটি৷
user_dip[3:0]	ইনপুট	ব্যবহারকারী মোড ডিআইপি সুইচ ইনপুট: [০]: অভ্যন্তরীণ সিরিয়াল লুপব্যাক সক্ষম [১]: FPGA-উত্পন্ন SYSREF সক্ষম [৩:২]: সংরক্ষিত

 

সংকেত	দিকনির্দেশনা	বর্ণনা
আউট-অফ-ব্যান্ড (OOB) এবং অবস্থা
rx_patchk_data_error[LINK-1:0]	আউটপুট	যখন এই সংকেত জোর দেওয়া হয়, এটি নির্দেশ করে প্যাটার্ন পরীক্ষক ত্রুটি সনাক্ত করেছে।
rx_link_error[LINK-1:0]	আউটপুট	যখন এই সংকেত জোরদার করা হয়, তখন এটি নির্দেশ করে যে JESD204C RX IP বিঘ্নিত হয়েছে।
tx_link_error[LINK-1:0]	আউটপুট	যখন এই সংকেতটি জোরদার করা হয়, তখন এটি নির্দেশ করে JESD204C TX আইপি বাধা দিয়েছে।
emb_lock_out	আউটপুট	যখন এই সংকেত জোরদার করা হয়, তখন এটি নির্দেশ করে JESD204C RX IP EMB লক অর্জন করেছে।
sh_lock_out	আউটপুট	যখন এই সংকেত জোর দেওয়া হয়, এটি নির্দেশ করে JESD204C RX IP সিঙ্ক হেডার লক করা আছে।

 

সংকেত	দিকনির্দেশনা	বর্ণনা
অ্যাভালন স্ট্রিমিং
rx_avst_valid[LINK-1:0]	ইনপুট	কনভার্টার s কিনা নির্দেশ করেampঅ্যাপ্লিকেশান স্তরে লে ডেটা বৈধ বা অবৈধ। 0: ডেটা অবৈধ৷ 1: ডেটা বৈধ
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	ইনপুট	কনভার্টার এসampঅ্যাপ্লিকেশন স্তরে লে ডেটা।

F-টাইল JESD204C ডিজাইন Exampলে কন্ট্রোল রেজিস্টার

F-টাইল JESD204C ডিজাইন প্রাক্তনampED কন্ট্রোল ব্লকে le নিবন্ধন করে বাইট-অ্যাড্রেসিং (32 বিট) ব্যবহার করে।

টেবিল 16। ডিজাইন প্রাক্তনample ঠিকানা মানচিত্র
এই 32-বিট ED কন্ট্রোল ব্লক রেজিস্টারগুলি mgmt_clk ডোমেনে রয়েছে।

কম্পোনেন্ট	ঠিকানা
F-টাইল JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-টাইল JESD204C RX IP	0x000D_0000 – 0x000D_03FF
এসপিআই নিয়ন্ত্রণ	0x0102_0000 – 0x0102_001F
পিআইও নিয়ন্ত্রণ	0x0102_0020 – 0x0102_002F
পিআইও স্ট্যাটাস	0x0102_0040 – 0x0102_004F
সিকোয়েন্সার 0 রিসেট করুন	0x0102_0100 – 0x0102_01FF
সিকোয়েন্সার 1 রিসেট করুন	0x0102_0200 – 0x0102_02FF
ইডি নিয়ন্ত্রণ	0x0102_0400 – 0x0102_04FF
F-টাইল JESD204C আইপি ট্রান্সসিভার PHY পুনরায় কনফিগার করুন	0x0200_0000 – 0x023F_FFFF

সারণি 17. রেজিস্টার অ্যাক্সেসের ধরন এবং সংজ্ঞা
এই টেবিলটি Intel FPGA IP-এর জন্য রেজিস্টার অ্যাক্সেসের ধরন বর্ণনা করে।

অ্যাক্সেসের ধরন	সংজ্ঞা
RO/V	সফ্টওয়্যার শুধুমাত্র পঠনযোগ্য (লেখার উপর কোন প্রভাব নেই)। মান পরিবর্তিত হতে পারে।
RW	সফ্টওয়্যার বর্তমান বিট মান পড়ে এবং রিটার্ন করে। সফ্টওয়্যার বিটকে পছন্দসই মান লিখে এবং সেট করে।
RW1C	সফ্টওয়্যার বর্তমান বিট মান পড়ে এবং রিটার্ন করে। সফ্টওয়্যার 0 লিখে এবং কোন প্রভাব নেই। সফ্টওয়্যার 1 লিখে এবং বিটটিকে 0-এ সাফ করে যদি হার্ডওয়্যার দ্বারা বিটটি 1-এ সেট করা থাকে। হার্ডওয়্যার বিটটিকে 1 এ সেট করে। হার্ডওয়্যার সেটের চেয়ে সফটওয়্যার ক্লিয়ারের অগ্রাধিকার বেশি।

সারণী 18. ইডি নিয়ন্ত্রণ ঠিকানা মানচিত্র

অফসেট	নাম নিবন্ধন করুন
0x00	rst_ctl
0x04	rst_sts0
অব্যাহত…

অফসেট	নাম নিবন্ধন করুন
0x10	rst_sts_detected0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

সারণী 19. ইডি কন্ট্রোল ব্লক কন্ট্রোল এবং স্ট্যাটাস রেজিস্টার

বাইট অফসেট	নিবন্ধন করুন	নাম	অ্যাক্সেস	রিসেট করুন	বর্ণনা
0x00	rst_ctl	rst_ssert	RW	0x0	নিয়ন্ত্রণ রিসেট করুন। [0]: রিসেট করার জন্য 1 লিখুন। (hw_rst) ডেজার্ট রিসেট করতে আবার 0 লিখুন। [৩১:১]: সংরক্ষিত।
0x04	rst_sts0	rst_status	RO/V	0x0	স্থিতি রিসেট করুন। [0]: কোর পিএলএল লক স্থিতি। [৩১:১]: সংরক্ষিত।
0x10	rst_sts_dete cted0	rst_sts_set	RW1C	0x0	অভ্যন্তরীণ বা বাহ্যিক SYSREF জেনারেটরের জন্য SYSREF প্রান্ত সনাক্তকরণ অবস্থা। [0]: 1 এর মান নির্দেশ করে যে সাবক্লাস 1 অপারেশনের জন্য একটি SYSREF ক্রমবর্ধমান প্রান্ত সনাক্ত করা হয়েছে। সফ্টওয়্যার নতুন SYSREF প্রান্ত সনাক্তকরণ সক্ষম করতে এই বিটটি পরিষ্কার করতে 1 লিখতে পারে। [৩১:১]: সংরক্ষিত।
0x40	sysref_ctl	sysref_contr ol	RW	ডুপ্লেক্স ডেটাপথ এক-শট: 0x00080	SYSREF নিয়ন্ত্রণ। পড়ুন টেবিল 10 এই রেজিস্টারের ব্যবহার সম্পর্কে আরও তথ্যের জন্য পৃষ্ঠা 17 এ।
				পর্যায়ক্রমিক:	দ্রষ্টব্য: রিসেট মান নির্ভর করে
				0x00081	SYSREF প্রকার এবং F-টাইল
				গ্যাপড- পর্যায়ক্রমিক:	JESD204C আইপি ডেটা পাথ প্যারামিটার সেটিংস।
				0x00082
				TX বা RX ডেটা
				পথ
				এক সুযোগ:
				0x00000
				পর্যায়ক্রমিক:
				0x00001
				ফাঁক করা-
				পর্যায়ক্রমিক:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	SYSREF অবস্থা। এই রেজিস্টারে অভ্যন্তরীণ SYSREF জেনারেটরের সর্বশেষ SYSREF সময়কাল এবং ডিউটি ​​চক্র সেটিংস রয়েছে। পড়ুন টেবিল 9 SYSREF সময়কাল এবং শুল্ক চক্রের আইনি মূল্যের জন্য পৃষ্ঠা 16-এ।
অব্যাহত…

বাইট অফসেট	নিবন্ধন করুন	নাম	অ্যাক্সেস	রিসেট করুন	বর্ণনা
					[৮:০]: SYSREF সময়কাল। যখন মান 0xFF হয়, তখন SYSREF সময়কাল = 255 যখন মান 0x00 হলে, SYSREF সময়কাল = 256। [17:9]: SYSREF শুল্ক চক্র। [৩১:১৮]: সংরক্ষিত।
0x80	tst_ctl	tst_control	RW	0x0	পরীক্ষা নিয়ন্ত্রণ। প্যাটার্ন জেনারেটর এবং পরীক্ষকের জন্য বিভিন্ন পরীক্ষার প্যাটার্ন সক্ষম করতে এই রেজিস্টার ব্যবহার করুন। [1:0] = সংরক্ষিত ক্ষেত্র [2] = ramp_test_ctl 1'b0 = PRBS প্যাটার্ন জেনারেটর এবং চেকার সক্ষম করে 1'b1 = r সক্ষম করেamp প্যাটার্ন জেনারেটর এবং পরীক্ষক [৩১:৩]: সংরক্ষিত।
0x8c	tst_err0	tst_ত্রুটি	RW1C	0x0	লিঙ্ক ০ এর জন্য ত্রুটি ফ্ল্যাগ। যখন বিটটি 0'b1 হয়, তখন এটি নির্দেশ করে যে একটি ত্রুটি ঘটেছে। ত্রুটি ফ্ল্যাগটি মুছে ফেলার জন্য সংশ্লিষ্ট বিটে 1'b1 লেখার আগে আপনার ত্রুটিটি সমাধান করা উচিত। [1] = প্যাটার্ন চেকার ত্রুটি [0] = tx_link_error [1] = rx_link_error [2] = কমান্ড প্যাটার্ন চেকার ত্রুটি [3:31]: সংরক্ষিত।

এফ-টাইল JESD204C ইন্টেল FPGA আইপি ডিজাইন এক্স-এর জন্য নথি সংশোধনের ইতিহাসampব্যবহারকারীর নির্দেশিকা

নথি সংস্করণ	ইন্টেল কোয়ার্টাস প্রাইম সংস্করণ	আইপি সংস্করণ	পরিবর্তন
2021.10.11	21.3	1.0.0	প্রাথমিক মুক্তি।

দলিল/সম্পদ

ইন্টেল এফ-টাইল JESD204C ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সample [পিডিএফ] ব্যবহারকারীর নির্দেশিকা এফ-টাইল JESD204C ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সample, F-টাইল JESD204C, ইন্টেল FPGA IP ডিজাইন এক্সampলে, আইপি ডিজাইন প্রাক্তনampলে, ডিজাইন প্রাক্তনample

তথ্যসূত্র

• ব্যবহারকারীর ম্যানুয়াল