F টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ব্যবহারকারী গাইড

বিষয়বস্তু লুকান

1 এফ টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি

এফ টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড
Intel® Quartus® প্রাইম ডিজাইন স্যুটের জন্য আপডেট করা হয়েছে: 22.1 IP সংস্করণ: 5.0.0

অনলাইন সংস্করণ প্রতিক্রিয়া পাঠান

UG-20324

আইডি: 683074 সংস্করণ: 2022.04.28

বিষয়বস্তু
বিষয়বস্তু
1. F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড সম্পর্কে……………………………………….. 4
2. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview…………………………………………………………. 6 2.1। রিলিজ তথ্য…………………………………………………………………………………..৭ ২.২. সমর্থিত বৈশিষ্ট্য ………………………………………………………………………………….. 7 2.2. আইপি সংস্করণ সমর্থন স্তর………………………………………………………………………………..৮ ২.৪. ডিভাইস স্পিড গ্রেড সমর্থন………………………………………………………………………..৮ ২.৫। সম্পদের ব্যবহার এবং বিলম্ব ………………………………………………………………………7 2.3. ব্যান্ডউইথের দক্ষতা ………………………………………………………………………………. 8
3. শুরু করা …………………………………………………………………………………………। 11 3.1। ইন্টেল এফপিজিএ আইপি কোর ইনস্টল এবং লাইসেন্সিং……………………………………………………… 11 3.1.1. ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড…………………………………………………………. 11 3.2। IP পরামিতি এবং বিকল্পগুলি নির্দিষ্ট করা……………………………………………………………… 14 3.3. উৎপন্ন File গঠন ……………………………………………………………………………… 14 3.4. ইন্টেল এফপিজিএ আইপি কোর অনুকরণ করা…………………………………………………………………………… 16 3.4.1. নকশা অনুকরণ এবং যাচাইকরণ………………………………………………….. 17 3.5. অন্যান্য EDA টুলে আইপি কোর সংশ্লেষণ করা ………………………………………………………। 17 3.6। সম্পূর্ণ ডিজাইন কম্পাইল করা হচ্ছে…………………………………………………………………………..১৮
4. কার্যকরী বর্ণনা……………………………………………………………………………………….. 19 4.1. TX ডেটাপথ…………………………………………………………………………………………..20 4.1.1. TX MAC অ্যাডাপ্টার………………………………………………………………………….. ২১ 21. কন্ট্রোল ওয়ার্ড (CW) সন্নিবেশ……………………………………………………………… 4.1.2 23. TX CRC………………………………………………………………………………………২৮ 4.1.3. TX MII এনকোডার……………………………………………………………………………….28 4.1.4. TX PCS এবং PMA………………………………………………………………….. 29 4.1.5. আরএক্স ডাটাপথ…………………………………………………………………………………………. 30 4.2। RX PCS এবং PMA………………………………………………………………….. 30 4.2.1. RX MII ডিকোডার…………………………………………………………………………… 31 4.2.2. RX CRC……………………………………………………………………………………….. 31 4.2.3. RX Deskew………………………………………………………………………………………….31 4.2.4. RX CW অপসারণ …………………………………………………………………………… 32 4.2.5. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ক্লক আর্কিটেকচার…………………………………………. 35 4.3। রিসেট এবং লিঙ্ক ইনিশিয়ালাইজেশন………………………………………………………………………..36 4.4. TX রিসেট এবং ইনিশিয়ালাইজেশন সিকোয়েন্স…………………………………………………. 37 4.4.1। আরএক্স রিসেট এবং ইনিশিয়ালাইজেশন সিকোয়েন্স…………………………………………………. 38 4.4.2। লিঙ্ক রেট এবং ব্যান্ডউইথ দক্ষতা গণনা……………………………………………….. 39
5. পরামিতি………………………………………………………………………………………………. 42
6. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ইন্টারফেস সংকেত……………………………………………….. 44 6.1. ঘড়ির সংকেত ……………………………………………………………………………………………….৪৪ ৬.২. সংকেত পুনরায় সেট করুন……………………………………………………………………………………………… 44 6.2. ম্যাক সংকেত ……………………………………………………………………………………………… .. 44 6.3। ট্রান্সসিভার পুনরায় কনফিগারেশন সংকেত……………………………………………………………… 45 6.4. পিএমএ সংকেত ……………………………………………………………………………………………………… 48

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 2

প্রতিক্রিয়া পাঠান

বিষয়বস্তু
7. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি দিয়ে ডিজাইনিং……………………………………………………… 51 7.1. নির্দেশিকা পুনরায় সেট করুন……………………………………………………………………………………….. 51 7.2. ত্রুটি পরিচালনার নির্দেশিকা…………………………………………………………………………..51
8. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ইউজার গাইড আর্কাইভস…………………………………………. 52 9. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ব্যবহারকারী গাইডের জন্য নথি সংশোধনের ইতিহাস………53

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 3

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

1. F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড সম্পর্কে

এই দস্তাবেজটি আইপি বৈশিষ্ট্য, আর্কিটেকচারের বিবরণ, তৈরির পদক্ষেপ এবং Intel AgilexTM ডিভাইসে F-টাইল ট্রান্সসিভার ব্যবহার করে F-Tile Serial Lite IV Intel® FPGA IP ডিজাইন করার নির্দেশিকা বর্ণনা করে।

উদ্দেশ্য শ্রোতা

এই নথিটি নিম্নলিখিত ব্যবহারকারীদের উদ্দেশ্যে করা হয়েছে:
· সিস্টেম-স্তরের নকশা পরিকল্পনা পর্যায়ে আইপি নির্বাচন করার জন্য ডিজাইন আর্কিটেক্ট
· হার্ডওয়্যার ডিজাইনাররা যখন আইপিকে তাদের সিস্টেম-স্তরের ডিজাইনে একীভূত করে
· সিস্টেম-স্তরের সিমুলেশন এবং হার্ডওয়্যার যাচাইকরণের পর্যায়গুলির সময় বৈধতা প্রকৌশলী

সম্পর্কিত নথি

নিম্নলিখিত সারণীতে অন্যান্য রেফারেন্স নথির তালিকা রয়েছে যা F-Tile Serial Lite IV Intel FPGA IP-এর সাথে সম্পর্কিত।

টেবিল 1।

সম্পর্কিত নথি

রেফারেন্স

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সampব্যবহারকারীর নির্দেশিকা

ইন্টেল এজিলেক্স ডিভাইস ডেটা শীট

বর্ণনা
এই নথিটি F-Tile Serial Lite IV Intel FPGA IP ডিজাইনের প্রজন্ম, ব্যবহারের নির্দেশিকা এবং কার্যকরী বিবরণ প্রদান করেampIntel Agilex ডিভাইসে les.
এই নথিতে বৈদ্যুতিক বৈশিষ্ট্য, সুইচিং বৈশিষ্ট্য, কনফিগারেশন স্পেসিফিকেশন এবং ইন্টেল এজিলেক্স ডিভাইসের সময় বর্ণনা করা হয়েছে।

টেবিল 2।
CW RS-FEC PMA TX RX PAM4 NRZ

আদ্যক্ষর এবং শব্দকোষ আদ্যক্ষর তালিকা
আদ্যক্ষর

সম্প্রসারণ নিয়ন্ত্রণ শব্দ রিড-সলোমন ফরোয়ার্ড ত্রুটি সংশোধন শারীরিক মাঝারি সংযুক্তি ট্রান্সমিটার রিসিভার পালস-Ampলিটুড মড্যুলেশন 4-লেভেল নন-রিটার্ন-টু-জিরো

অব্যাহত…

ইন্টেল কর্পোরেশন। সমস্ত অধিকার সংরক্ষিত. ইন্টেল, ইন্টেল লোগো এবং অন্যান্য ইন্টেল চিহ্নগুলি হল ইন্টেল কর্পোরেশন বা এর সহযোগী সংস্থাগুলির ট্রেডমার্ক৷ ইন্টেল তার এফপিজিএ এবং সেমিকন্ডাক্টর পণ্যগুলির কার্যকারিতাকে ইন্টেলের স্ট্যান্ডার্ড ওয়ারেন্টি অনুসারে বর্তমান স্পেসিফিকেশনের জন্য ওয়ারেন্টি দেয়, তবে নোটিশ ছাড়াই যে কোনও সময় যে কোনও পণ্য এবং পরিষেবাতে পরিবর্তন করার অধিকার সংরক্ষণ করে। ইন্টেল এখানে বর্ণিত কোনো তথ্য, পণ্য, বা পরিষেবার প্রয়োগ বা ব্যবহারের ফলে উদ্ভূত কোনো দায় বা দায়ভার গ্রহণ করে না, যা Intel দ্বারা লিখিতভাবে স্পষ্টভাবে সম্মত হয়েছে। Intel গ্রাহকদের কোনো প্রকাশিত তথ্যের উপর নির্ভর করার আগে এবং পণ্য বা পরিষেবার জন্য অর্ডার দেওয়ার আগে ডিভাইসের স্পেসিফিকেশনের সর্বশেষ সংস্করণ পেতে পরামর্শ দেওয়া হয়। *অন্যান্য নাম এবং ব্র্যান্ড অন্যদের সম্পত্তি হিসাবে দাবি করা যেতে পারে।

ISO 9001:2015 নিবন্ধিত

1. F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 683074 সম্পর্কে | 2022.04.28

PCS MII XGMII

আদ্যক্ষর

সম্প্রসারণ শারীরিক কোডিং সাবলেয়ার মিডিয়া স্বাধীন ইন্টারফেস 10 গিগাবিট মিডিয়া স্বাধীন ইন্টারফেস

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 5

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

2. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview

চিত্র 1।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি চিপ-টু-চিপ, বোর্ড-টু-বোর্ড এবং ব্যাকপ্লেন অ্যাপ্লিকেশনগুলির জন্য উচ্চ ব্যান্ডউইথ ডেটা যোগাযোগের জন্য উপযুক্ত।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি মিডিয়া অ্যাক্সেস কন্ট্রোল (MAC), ফিজিক্যাল কোডিং সাবলেয়ার (PCS), এবং ফিজিক্যাল মিডিয়া সংযুক্তি (PMA) ব্লকগুলিকে অন্তর্ভুক্ত করে। IP সর্বোচ্চ চারটি PAM56 লেনের সাথে প্রতি লেনে 4 Gbps পর্যন্ত বা সর্বাধিক 28 NRZ লেনের সাথে প্রতি লেনে 16 Gbps পর্যন্ত ডেটা স্থানান্তর গতি সমর্থন করে। এই আইপি উচ্চ ব্যান্ডউইথ, কম ওভারহেড ফ্রেম, কম I/O গণনা, এবং লেন এবং গতি উভয় সংখ্যায় উচ্চ মাপযোগ্যতা সমর্থন করে। এফ-টাইল ট্রান্সসিভারের ইথারনেট পিসিএস মোড সহ বিস্তৃত ডেটা হারের সমর্থনে এই আইপিটি সহজেই পুনরায় কনফিগার করা যায়।

এই আইপি দুটি ট্রান্সমিশন মোড সমর্থন করে:
বেসিক মোড–এটি একটি বিশুদ্ধ স্ট্রিমিং মোড যেখানে ব্যান্ডউইথ বাড়ানোর জন্য স্টার্টঅফ-প্যাকেট, খালি সাইকেল এবং প্যাকেটের শেষে ডেটা পাঠানো হয়। আইপি একটি বিস্ফোরণের শুরু হিসাবে প্রথম বৈধ ডেটা নেয়।
· সম্পূর্ণ মোড- এটি একটি প্যাকেট স্থানান্তর মোড। এই মোডে, আইপি একটি প্যাকেটের শুরুতে এবং শেষে বিভেদক হিসাবে একটি বিস্ফোরণ এবং একটি সিঙ্ক চক্র পাঠায়।

F-টাইল সিরিয়াল লাইট IV উচ্চ স্তরের ব্লক ডায়াগ্রাম

Avalon স্ট্রিমিং ইন্টারফেস TX

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি
MAC TX
TX USRIF_CTRL

64*n লেন বিট (NRZ মোড)/ 2*n লেন বিট (PAM4 মোড)

TX MAC

অ্যাডাপ্টার INSERT

MII এনকোড

কাস্টম পিসিএস

TX PCS

TX MII

EMIB এনকোড স্ক্র্যাম্বলার FEC

TX PMA

n লেন বিটস (PAM4 মোড)/ n লেন বিটস (NRZ মোড)
TX সিরিয়াল ইন্টারফেস

অ্যাভালন স্ট্রিমিং ইন্টারফেস আরএক্স
64*n লেন বিট (NRZ মোড)/ 2*n লেন বিট (PAM4 মোড)

আরএক্স পিসিএস

CW RMV

ডেস্ক

এমআইআই

এবং ডিকোড সারিবদ্ধ করুন

RX MII

ইএমআইবি

ডিকোড ব্লক সিঙ্ক এবং FEC ডিসক্র্যাম্বলার

আরএক্স পিএমএ

সিএসআর

2n লেন বিটস (PAM4 মোড)/ n লেন বিটস (NRZ মোড) RX সিরিয়াল ইন্টারফেস
অ্যাভালন মেমরি-ম্যাপড ইন্টারফেস রেজিস্টার কনফিগারেশন

কিংবদন্তি

নরম যুক্তি

কঠিন যুক্তি

ISO 9001:2015 নিবন্ধিত

2. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview 683074 | 2022.04.28

আপনি F-Tile Serial Lite IV Intel FPGA IP ডিজাইন তৈরি করতে পারেনampআইপি বৈশিষ্ট্য সম্পর্কে আরও জানতে। F-Tile Serial Lite IV Intel FPGA IP ডিজাইন প্রাক্তন দেখুনampব্যবহারকারীর নির্দেশিকা।
সম্পর্কিত তথ্য · 19 পৃষ্ঠায় কার্যকরী বিবরণ · এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সampব্যবহারকারীর নির্দেশিকা

2.1। তথ্য প্রকাশ

Intel FPGA IP সংস্করণগুলি v19.1 পর্যন্ত Intel Quartus® প্রাইম ডিজাইন স্যুট সফ্টওয়্যার সংস্করণগুলির সাথে মেলে। ইন্টেল কোয়ার্টাস প্রাইম ডিজাইন স্যুট সফ্টওয়্যার সংস্করণ 19.2 থেকে শুরু করে, ইন্টেল এফপিজিএ আইপির একটি নতুন সংস্করণ স্কিম রয়েছে।

Intel FPGA IP সংস্করণ (XYZ) নম্বর প্রতিটি Intel Quartus প্রাইম সফ্টওয়্যার সংস্করণের সাথে পরিবর্তিত হতে পারে। এর মধ্যে একটি পরিবর্তন:

· X আইপি-র একটি প্রধান সংশোধন নির্দেশ করে। আপনি যদি ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার আপডেট করেন তবে আপনাকে অবশ্যই আইপি পুনরায় তৈরি করতে হবে।
· Y নির্দেশ করে যে আইপিতে নতুন বৈশিষ্ট্য রয়েছে। এই নতুন বৈশিষ্ট্যগুলি অন্তর্ভুক্ত করতে আপনার আইপি পুনরায় তৈরি করুন।
· Z নির্দেশ করে যে আইপিতে ছোটখাটো পরিবর্তন রয়েছে। এই পরিবর্তনগুলি অন্তর্ভুক্ত করতে আপনার আইপি পুনরায় তৈরি করুন।

টেবিল 3।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি রিলিজ তথ্য

আইটেম আইপি সংস্করণ ইন্টেল কোয়ার্টাস প্রাইম সংস্করণ প্রকাশের তারিখ অর্ডার কোড

5.0.0 22.1 2022.04.28 IP-SLITE4F

বর্ণনা

2.2। সমর্থিত বৈশিষ্ট্য
F-Tile Serial Lite IV Intel FPGA IP-তে উপলব্ধ বৈশিষ্ট্যগুলি নিম্নলিখিত সারণীতে রয়েছে:

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 7

2. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview 683074 | 2022.04.28

টেবিল 4।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি বৈশিষ্ট্য

বৈশিষ্ট্য

বর্ণনা

ডেটা ট্রান্সফার

· PAM4 মোডের জন্য:
— FHT সর্বাধিক 56.1 লেনের সাথে প্রতি লেনে শুধুমাত্র 58, 116, এবং 4 Gbps সমর্থন করে।
— FGT সর্বোচ্চ 58 লেনের সাথে প্রতি লেনে 12 Gbps পর্যন্ত সমর্থন করে।
PAM18 মোডের জন্য সমর্থিত ট্রান্সসিভার ডেটা রেট সম্পর্কে আরও বিশদ বিবরণের জন্য পৃষ্ঠা 42-এ সারণি 4 দেখুন।
· NRZ মোডের জন্য:
— FHT সর্বোচ্চ 28.05 লেন সহ প্রতি লেনে শুধুমাত্র 58 এবং 4 Gbps সমর্থন করে।
— FGT সর্বোচ্চ 28.05 লেনের সাথে প্রতি লেনে 16 Gbps পর্যন্ত সমর্থন করছে।
NRZ মোডের জন্য সমর্থিত ট্রান্সসিভার ডেটা রেট সম্পর্কে আরও বিশদ বিবরণের জন্য পৃষ্ঠা 18-এ সারণি 42 দেখুন।
· ক্রমাগত স্ট্রিমিং (বেসিক) বা প্যাকেট (সম্পূর্ণ) মোড সমর্থন করে।
· কম ওভারহেড ফ্রেম প্যাকেট সমর্থন করে।
· প্রতিটি বিস্ফোরিত আকারের জন্য বাইট গ্রানুলারিটি স্থানান্তর সমর্থন করে।
· ব্যবহারকারীর সূচনা বা স্বয়ংক্রিয় লেন প্রান্তিককরণ সমর্থন করে।
প্রোগ্রামযোগ্য প্রান্তিককরণ সময়কাল সমর্থন করে।

পিসিএস

· হার্ড আইপি লজিক ব্যবহার করে যা সফট লজিক রিসোর্স কমানোর জন্য ইন্টেল এজিলেক্স এফ-টাইল ট্রান্সসিভারের সাথে ইন্টারফেস করে।
4GBASE-KP100 স্পেসিফিকেশনের জন্য PAM4 মডুলেশন মোড সমর্থন করে। এই মড্যুলেশন মোডে RS-FEC সর্বদা সক্রিয় থাকে।
· ঐচ্ছিক RS-FEC মডুলেশন মোড সহ NRZ সমর্থন করে।
· 64b/66b এনকোডিং ডিকোডিং সমর্থন করে।

ত্রুটি সনাক্তকরণ এবং পরিচালনা

· TX এবং RX ডেটা পাথগুলিতে CRC ত্রুটি পরীক্ষা সমর্থন করে। · RX লিঙ্ক ত্রুটি পরীক্ষা সমর্থন করে। · RX PCS ত্রুটি সনাক্তকরণ সমর্থন করে।

ইন্টারফেস

· স্বাধীন লিঙ্ক সহ শুধুমাত্র সম্পূর্ণ ডুপ্লেক্স প্যাকেট স্থানান্তর সমর্থন করে।
· কম ট্রান্সফার লেটেন্সি সহ একাধিক FPGA ডিভাইসে পয়েন্ট-টু-পয়েন্ট ইন্টারকানেক্ট ব্যবহার করে।
· ব্যবহারকারী-সংজ্ঞায়িত কমান্ড সমর্থন করে।

2.3। আইপি সংস্করণ সমর্থন স্তর

Intel Quartus প্রাইম সফ্টওয়্যার এবং F-Tile Serial Lite IV Intel FPGA IP-এর জন্য Intel FPGA ডিভাইস সমর্থন নিম্নরূপ:

টেবিল 5।

আইপি সংস্করণ এবং সমর্থন স্তর

ইন্টেল কোয়ার্টাস প্রাইম 22.1

ডিভাইস ইন্টেল এজিলেক্স এফ-টাইল ট্রান্সসিভার

আইপি সংস্করণ সিমুলেশন কম্পাইলেশন হার্ডওয়্যার ডিজাইন

5.0.0

2.4। ডিভাইস গতি গ্রেড সমর্থন
এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ইন্টেল এজিলেক্স এফ-টাইল ডিভাইসগুলির জন্য নিম্নলিখিত গতির গ্রেডগুলিকে সমর্থন করে: · ট্রান্সসিভার স্পিড গ্রেড: -1, -2, এবং -3 · কোর স্পিড গ্রেড: -1, -2, এবং - 3

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 8

প্রতিক্রিয়া পাঠান

2. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview 683074 | 2022.04.28

সম্পর্কিত তথ্য
Intel Agilex ডিভাইস ডেটা শীট Intel Agilex F-টাইল ট্রান্সসিভারে সমর্থিত ডেটা হার সম্পর্কে আরও তথ্য।

2.5। রিসোর্স ইউটিলাইজেশন এবং লেটেন্সি

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপির জন্য সংস্থান এবং বিলম্বিতা ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ সফ্টওয়্যার সংস্করণ 22.1 থেকে প্রাপ্ত হয়েছিল।

টেবিল 6।

ইন্টেল এজিলেক্স এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি রিসোর্স ইউটিলাইজেশন
লেটেন্সি পরিমাপ টিএক্স কোর ইনপুট থেকে আরএক্স কোর আউটপুটে রাউন্ড ট্রিপ লেটেন্সির উপর ভিত্তি করে।

ট্রান্সসিভার টাইপ

বৈকল্পিক

ডেটা লেন মোড RS-FEC ALM এর সংখ্যা

লেটেন্সি (TX কোর ক্লক সাইকেল)

এফজিটি

28.05 Gbps NRZ 16

মৌলিক অক্ষম 21,691 65

সম্পূর্ণ অক্ষম 22,135 65

বেসিক সক্রিয় 21,915 189

সম্পূর্ণ সক্রিয় 22,452 189

58 জিবিপিএস PAM4 12

বেসিক সক্রিয় 28,206 146

সম্পূর্ণ সক্রিয় 30,360 146

এফএইচটি

58 Gbps NRZ

বেসিক সক্রিয় 15,793 146

সম্পূর্ণ সক্রিয় 16,624 146

58 জিবিপিএস PAM4 4

বেসিক সক্রিয় 15,771 154

সম্পূর্ণ সক্রিয় 16,611 154

116 জিবিপিএস PAM4 4

বেসিক সক্রিয় 21,605 128

সম্পূর্ণ সক্রিয় 23,148 128

2.6। ব্যান্ডউইথ দক্ষতা

টেবিল 7।

ব্যান্ডউইথ দক্ষতা

ভেরিয়েবল ট্রান্সসিভার মোড

PAM4

স্ট্রিমিং মোড RS-FEC

সম্পূর্ণ সক্রিয়

মৌলিক সক্রিয়

সিরিয়াল ইন্টারফেস বিট রেট জিবিপিএস (RAW_RATE)
শব্দ সংখ্যায় স্থানান্তরের বার্স্ট আকার (BURST_SIZE) (1)
ঘড়ি চক্রে প্রান্তিককরণ সময়কাল (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

সেটিংস

এনআরজেড

পূর্ণ

অক্ষম

সক্রিয়

28.0

2,048

4,096

মৌলিক অক্ষম 28.0

সক্ষম 28.0

4,194,304

4,096

4,096 অব্যাহত…

(1) বেসিক মোডের জন্য BURST_SIZE অনন্তের কাছাকাছি, তাই একটি বড় সংখ্যা ব্যবহার করা হয়।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 9

2. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview 683074 | 2022.04.28

ভেরিয়েবল

সেটিংস

64/66b এনকোড

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

শব্দ সংখ্যায় একটি বিস্ফোরিত আকারের ওভারহেড (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

ঘড়ি চক্রে সারিবদ্ধকরণ মার্কার সময়কাল 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

প্রান্তিককরণ মার্কার প্রস্থ 5 এ

ঘড়ি চক্র

(ALIGN_MARKER_WIDTH)

ব্যান্ডউইথ দক্ষতা (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

কার্যকরী হার (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

সর্বাধিক ব্যবহারকারী ঘড়ি ফ্রিকোয়েন্সি (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

40 পৃষ্ঠায় সম্পর্কিত তথ্য লিঙ্কের হার এবং ব্যান্ডউইথ দক্ষতা গণনা

(2) সম্পূর্ণ মোডে, BURST_SIZE_OVHD আকার একটি ডেটা স্ট্রীমে START/END জোড়া কন্ট্রোল ওয়ার্ডের অন্তর্ভুক্ত।
(3) বেসিক মোডের জন্য, BURST_SIZE_OVHD হল 0 কারণ স্ট্রিমিংয়ের সময় কোনও START/END নেই৷
(4) ব্যান্ডউইথ দক্ষতা গণনার জন্য লিঙ্ক রেট এবং ব্যান্ডউইথ দক্ষতা গণনা পড়ুন।
(5) কার্যকর হার গণনার জন্য লিঙ্ক রেট এবং ব্যান্ডউইথ দক্ষতা গণনা পড়ুন।
(6) সর্বাধিক ব্যবহারকারীর ঘড়ি ফ্রিকোয়েন্সি গণনার জন্য লিঙ্ক রেট এবং ব্যান্ডউইথ দক্ষতা গণনা পড়ুন।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 10

প্রতিক্রিয়া পাঠান

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

3. শুরু করা

3.1। ইন্টেল এফপিজিএ আইপি কোর ইনস্টল এবং লাইসেন্স করা

ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার ইনস্টলেশনে ইন্টেল এফপিজিএ আইপি লাইব্রেরি অন্তর্ভুক্ত রয়েছে। এই লাইব্রেরিটি অতিরিক্ত লাইসেন্সের প্রয়োজন ছাড়াই আপনার উত্পাদন ব্যবহারের জন্য অনেক দরকারী আইপি কোর সরবরাহ করে। কিছু ইন্টেল এফপিজিএ আইপি কোর উৎপাদন ব্যবহারের জন্য একটি পৃথক লাইসেন্স ক্রয় প্রয়োজন। ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড আপনাকে সম্পূর্ণ উৎপাদন আইপি কোর লাইসেন্স কেনার সিদ্ধান্ত নেওয়ার আগে সিমুলেশন এবং হার্ডওয়্যারে এই লাইসেন্সপ্রাপ্ত ইন্টেল এফপিজিএ আইপি কোর মূল্যায়ন করতে দেয়। আপনি হার্ডওয়্যার পরীক্ষা সম্পূর্ণ করার পরে এবং উৎপাদনে আইপি ব্যবহার করার জন্য প্রস্তুত হওয়ার পরে আপনাকে লাইসেন্সপ্রাপ্ত ইন্টেল আইপি কোরের জন্য একটি সম্পূর্ণ উত্পাদন লাইসেন্স কিনতে হবে।

ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার ডিফল্টরূপে নিম্নলিখিত অবস্থানগুলিতে আইপি কোরগুলি ইনস্টল করে:

চিত্র 2।

আইপি কোর ইনস্টলেশন পাথ
intelFPGA(_pro) কোয়ার্টাস – ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার আইপি ধারণ করে – এতে ইন্টেল এফপিজিএ আইপি লাইব্রেরি এবং তৃতীয় পক্ষের আইপি কোর অল্টেরা রয়েছে – ইন্টেল এফপিজিএ আইপি লাইব্রেরি সোর্স কোড রয়েছে - ইন্টেল এফপিজিএ আইপি উত্স রয়েছে files

টেবিল 8।

আইপি কোর ইনস্টলেশন অবস্থান

অবস্থান

সফটওয়্যার

:intelFPGA_proquartusipaltera

ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ

:/intelFPGA_pro/quartus/ip/altera ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ

প্ল্যাটফর্ম উইন্ডোজ* লিনাক্স*

দ্রষ্টব্য:

ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার ইনস্টলেশন পাথে স্পেস সমর্থন করে না।

3.1.1। ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড
বিনামূল্যের Intel FPGA IP মূল্যায়ন মোড আপনাকে ক্রয়ের আগে সিমুলেশন এবং হার্ডওয়্যারে লাইসেন্সপ্রাপ্ত Intel FPGA IP কোর মূল্যায়ন করতে দেয়। ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড অতিরিক্ত লাইসেন্স ছাড়াই নিম্নলিখিত মূল্যায়ন সমর্থন করে:
আপনার সিস্টেমে লাইসেন্সপ্রাপ্ত ইন্টেল এফপিজিএ আইপি কোরের আচরণ অনুকরণ করুন। আইপি কোরের কার্যকারিতা, আকার এবং গতি দ্রুত এবং সহজে যাচাই করুন। · সময়-সীমিত ডিভাইস প্রোগ্রামিং তৈরি করুন fileআইপি কোর অন্তর্ভুক্ত ডিজাইনের জন্য s. আপনার আইপি কোর সহ একটি ডিভাইস প্রোগ্রাম করুন এবং হার্ডওয়্যারে আপনার ডিজাইন যাচাই করুন।

ISO 9001:2015 নিবন্ধিত

3. শুরু করা
683074 | 2022.04.28
ইন্টেল FPGA আইপি মূল্যায়ন মোড নিম্নলিখিত অপারেশন মোড সমর্থন করে:
· টিথারড–আপনার বোর্ড এবং হোস্ট কম্পিউটারের মধ্যে সংযোগের সাথে অনির্দিষ্টকালের জন্য লাইসেন্সপ্রাপ্ত ইন্টেল এফপিজিএ আইপি সম্বলিত ডিজাইন চালানোর অনুমতি দেয়। টিথারড মোডের জন্য একটি সিরিয়াল জয়েন্ট টেস্ট অ্যাকশন গ্রুপ প্রয়োজন (জেTAG) জে এর মধ্যে তারের সংযুক্তTAG আপনার বোর্ড এবং হোস্ট কম্পিউটারে পোর্ট, যা হার্ডওয়্যার মূল্যায়নের সময়কালের জন্য ইন্টেল কোয়ার্টাস প্রাইম প্রোগ্রামার চালাচ্ছে। প্রোগ্রামারকে শুধুমাত্র ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যারটির ন্যূনতম ইনস্টলেশনের প্রয়োজন হয় এবং এর জন্য কোন ইন্টেল কোয়ার্টাস প্রাইম লাইসেন্সের প্রয়োজন হয় না। হোস্ট কম্পিউটার জে এর মাধ্যমে ডিভাইসে পর্যায়ক্রমিক সংকেত পাঠিয়ে মূল্যায়নের সময় নিয়ন্ত্রণ করেTAG বন্দর যদি সমস্ত লাইসেন্সকৃত আইপি কোর ডিজাইন সমর্থন করে টেথারড মোডে, মূল্যায়নের সময় যেকোন আইপি কোর মূল্যায়নের মেয়াদ শেষ না হওয়া পর্যন্ত চলে। যদি সমস্ত আইপি কোর সীমাহীন মূল্যায়নের সময় সমর্থন করে, তবে ডিভাইসটি টাইম-আউট হয় না।
· Untethered– একটি সীমিত সময়ের জন্য লাইসেন্সকৃত IP ধারণকারী ডিজাইন চালানোর অনুমতি দেয়। ইনটেল কোয়ার্টাস প্রাইম সফ্টওয়্যার চালিত হোস্ট কম্পিউটার থেকে ডিভাইসটি সংযোগ বিচ্ছিন্ন হলে আইপি কোরটি আনটিথারড মোডে ফিরে আসে। আইপি কোরটি আনটিথারড মোডে প্রত্যাবর্তন করে যদি ডিজাইনের অন্য কোন লাইসেন্সকৃত আইপি কোর টিথারড মোড সমর্থন না করে।
ডিজাইনে লাইসেন্সপ্রাপ্ত যেকোন ইন্টেল এফপিজিএ আইপির মূল্যায়নের সময় শেষ হয়ে গেলে, নকশাটি কাজ করা বন্ধ করে দেয়। ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড ব্যবহার করে এমন সমস্ত আইপি কোর একই সাথে ডিজাইনের যেকোন আইপি কোরের সময় শেষ হয়ে যায়। মূল্যায়নের সময় শেষ হয়ে গেলে, হার্ডওয়্যার যাচাইকরণ চালিয়ে যাওয়ার আগে আপনাকে অবশ্যই FPGA ডিভাইসটি পুনরায় প্রোগ্রাম করতে হবে। উত্পাদনের জন্য আইপি কোরের ব্যবহার প্রসারিত করতে, আইপি কোরের জন্য একটি সম্পূর্ণ উত্পাদন লাইসেন্স কিনুন।
একটি সীমাবদ্ধ ডিভাইস প্রোগ্রামিং তৈরি করার আগে আপনাকে অবশ্যই লাইসেন্স কিনতে হবে এবং একটি সম্পূর্ণ উত্পাদন লাইসেন্স কী তৈরি করতে হবে file. ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড চলাকালীন, কম্পাইলার শুধুমাত্র একটি সময়-সীমিত ডিভাইস প্রোগ্রামিং তৈরি করে file ( _time_limited.sof) যে সময়সীমার মেয়াদ শেষ হয়।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 12

প্রতিক্রিয়া পাঠান

3. শুরু করা 683074 | 2022.04.28

চিত্র 3।

ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড ফ্লো
ইন্টেল এফপিজিএ আইপি লাইব্রেরির সাথে ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার ইনস্টল করুন

একটি লাইসেন্সপ্রাপ্ত ইন্টেল এফপিজিএ আইপি কোর প্যারামিটারাইজ এবং ইনস্ট্যান্টিয়েট করুন

একটি সমর্থিত সিমুলেটরে আইপি যাচাই করুন

ইন্টেল কোয়ার্টাস প্রাইম সফটওয়্যারে ডিজাইন কম্পাইল করুন

একটি সময়-সীমিত ডিভাইস প্রোগ্রামিং তৈরি করুন File

ইন্টেল এফপিজিএ ডিভাইস প্রোগ্রাম করুন এবং বোর্ডে অপারেশন যাচাই করুন
উৎপাদন ব্যবহারের জন্য কোন আইপি প্রস্তুত?
হ্যাঁ একটি সম্পূর্ণ উত্পাদন কিনুন
আইপি লাইসেন্স

দ্রষ্টব্য:

বাণিজ্যিক পণ্যে লাইসেন্সকৃত আইপি অন্তর্ভুক্ত করুন
প্যারামিটারাইজেশন পদক্ষেপ এবং বাস্তবায়নের বিশদ বিবরণের জন্য প্রতিটি আইপি কোরের ব্যবহারকারী নির্দেশিকা পড়ুন।
ইন্টেল আইপি কোরকে প্রতি-সিটে, চিরস্থায়ী ভিত্তিতে লাইসেন্স করে। লাইসেন্স ফি প্রথম বছরের রক্ষণাবেক্ষণ এবং সহায়তা অন্তর্ভুক্ত। প্রথম বছরের পরে আপডেট, বাগ ফিক্স এবং প্রযুক্তিগত সহায়তা পেতে আপনাকে অবশ্যই রক্ষণাবেক্ষণ চুক্তি পুনর্নবীকরণ করতে হবে। প্রোগ্রামিং তৈরি করার আগে আপনাকে অবশ্যই ইন্টেল এফপিজিএ আইপি কোরের জন্য একটি সম্পূর্ণ উত্পাদন লাইসেন্স কিনতে হবে যার জন্য একটি উত্পাদন লাইসেন্স প্রয়োজন fileযে আপনি একটি সীমাহীন সময়ের জন্য ব্যবহার করতে পারেন. ইন্টেল এফপিজিএ আইপি মূল্যায়ন মোড চলাকালীন, কম্পাইলার শুধুমাত্র একটি সময়-সীমিত ডিভাইস প্রোগ্রামিং তৈরি করে file ( _time_limited.sof) যে সময়সীমার মেয়াদ শেষ হয়। আপনার উৎপাদন লাইসেন্স কী পেতে, Intel FPGA সেল্ফ-সার্ভিস লাইসেন্সিং সেন্টারে যান।
ইন্টেল এফপিজিএ সফ্টওয়্যার লাইসেন্স চুক্তিগুলি লাইসেন্সপ্রাপ্ত আইপি কোর, ইন্টেল কোয়ার্টাস প্রাইম ডিজাইন সফ্টওয়্যার এবং লাইসেন্সবিহীন সমস্ত আইপি কোরের ইনস্টলেশন এবং ব্যবহার পরিচালনা করে।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 13

3. শুরু করা 683074 | 2022.04.28
সম্পর্কিত তথ্য · ইন্টেল এফপিজিএ লাইসেন্সিং সহায়তা কেন্দ্র · ইন্টেল এফপিজিএ সফ্টওয়্যার ইনস্টলেশন এবং লাইসেন্সিং এর ভূমিকা
3.2। আইপি পরামিতি এবং বিকল্পগুলি উল্লেখ করা
আইপি প্যারামিটার এডিটর আপনাকে আপনার কাস্টম আইপি বৈচিত্রটি দ্রুত কনফিগার করতে দেয়। ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ সফ্টওয়্যারে আইপি বিকল্প এবং পরামিতিগুলি নির্দিষ্ট করতে নিম্নলিখিত পদক্ষেপগুলি ব্যবহার করুন৷
1. আপনার যদি ইতিমধ্যেই একটি Intel Quartus Prime Pro Edition প্রজেক্ট না থাকে যাতে আপনার F-Tile Serial Lite IV Intel FPGA IP একীভূত করতে হয়, তাহলে আপনাকে অবশ্যই একটি তৈরি করতে হবে। ক ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণে, ক্লিক করুন File নতুন প্রোজেক্ট উইজার্ড একটি নতুন কোয়ার্টাস প্রাইম প্রোজেক্ট তৈরি করতে, বা File একটি বিদ্যমান কোয়ার্টাস প্রাইম প্রকল্প খুলতে প্রকল্প খুলুন। উইজার্ড আপনাকে একটি ডিভাইস নির্দিষ্ট করতে অনুরোধ করে। খ. ডিভাইস ফ্যামিলি Intel Agilex নির্দিষ্ট করুন এবং একটি প্রোডাকশন F-টাইল ডিভাইস নির্বাচন করুন যা IP এর জন্য স্পিড গ্রেডের প্রয়োজনীয়তা পূরণ করে। গ. Finish এ ক্লিক করুন।
2. IP ক্যাটালগে, F-Tile Serial Lite IV Intel FPGA IP সনাক্ত করুন এবং নির্বাচন করুন। নতুন আইপি ভেরিয়েশন উইন্ডো প্রদর্শিত হবে।
3. আপনার নতুন কাস্টম আইপি বৈচিত্রের জন্য একটি শীর্ষ-স্তরের নাম নির্দিষ্ট করুন৷ প্যারামিটার এডিটর আইপি বৈচিত্র সেটিংস সংরক্ষণ করে a file নাম .আইপি
4. ঠিক আছে ক্লিক করুন। পরামিতি সম্পাদক উপস্থিত হয়। 5. আপনার আইপি বৈচিত্রের জন্য পরামিতি নির্দিষ্ট করুন। এর জন্য পরামিতি বিভাগে পড়ুন
F-Tile Serial Lite IV Intel FPGA IP প্যারামিটার সম্পর্কে তথ্য। 6. ঐচ্ছিকভাবে, একটি সিমুলেশন টেস্টবেঞ্চ বা সংকলন এবং হার্ডওয়্যার ডিজাইন তৈরি করতে
exampলে, ডিজাইন এক্সে নির্দেশাবলী অনুসরণ করুনampব্যবহারকারীর নির্দেশিকা। 7. জেনারেট এইচডিএল ক্লিক করুন। জেনারেশন ডায়ালগ বক্স আসবে। 8. আউটপুট নির্দিষ্ট করুন file প্রজন্মের বিকল্প, এবং তারপর জেনারেট ক্লিক করুন। আইপি বৈচিত্র
files আপনার স্পেসিফিকেশন অনুযায়ী উত্পন্ন. 9. Finish এ ক্লিক করুন। পরামিতি সম্পাদক শীর্ষ-স্তরের .ip যোগ করে file বর্তমানের দিকে
স্বয়ংক্রিয়ভাবে প্রকল্প। যদি আপনাকে ম্যানুয়ালি .ip যোগ করতে বলা হয় file প্রজেক্টে, Project Add/Remove এ ক্লিক করুন Fileপ্রকল্প যোগ করার জন্য s file. 10. আপনার আইপি বৈচিত্র তৈরি এবং তাত্ক্ষণিক করার পরে, পোর্টগুলিকে সংযুক্ত করার জন্য উপযুক্ত পিন অ্যাসাইনমেন্ট করুন এবং প্রতি-দৃষ্টান্তের জন্য উপযুক্ত RTL প্যারামিটার সেট করুন।
42 পৃষ্ঠায় সম্পর্কিত তথ্য পরামিতি
3.3। উৎপন্ন File গঠন
ইন্টেল কোয়ার্টাস প্রাইম প্রো সংস্করণ সফ্টওয়্যার নিম্নলিখিত আইপি আউটপুট তৈরি করে file গঠন
সম্পর্কে তথ্যের জন্য file নকশা গঠন প্রাক্তনample, F-Tile Serial Lite IV Intel FPGA IP ডিজাইন এক্স-এ পড়ুনampব্যবহারকারীর নির্দেশিকা।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 14

প্রতিক্রিয়া পাঠান

3. শুরু করা 683074 | 2022.04.28

চিত্র 4. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি জেনারেট করা হয়েছে Files
.ip – আইপি ইন্টিগ্রেশন file

আইপি বৈচিত্র files

_ আইপি বৈচিত্র files

exampলে_ডিজাইন

.cmp - VHDL উপাদান ঘোষণা file _bb.v – ভেরিলগ এইচডিএল ব্ল্যাক বক্স ইডিএ সংশ্লেষণ file _inst.v এবং .vhd – এসample instantiation টেমপ্লেট .xml- XML রিপোর্ট file

Exampআপনার আইপি কোর ডিজাইন প্রাক্তন জন্য অবস্থানample files ডিফল্ট অবস্থান প্রাক্তনample_design, কিন্তু আপনাকে একটি ভিন্ন পথ নির্দিষ্ট করতে বলা হয়েছে।

.qgsimc - ক্রমবর্ধমান পুনর্জন্ম সমর্থন করার জন্য সিমুলেশন পরামিতি তালিকাভুক্ত করে .qgsynthc - ক্রমবর্ধমান পুনর্জন্ম সমর্থন করার জন্য সংশ্লেষণ পরামিতি তালিকাভুক্ত করে

.qip - আইপি সংশ্লেষণের তালিকা করে files

_generation.rpt- আইপি জেনারেশন রিপোর্ট

.sopcinfo- সফটওয়্যার টুল-চেইন ইন্টিগ্রেশন file .html- সংযোগ এবং মেমরি ম্যাপ ডেটা

.csv – অ্যাসাইনমেন্ট পিন করুন file

.spd – পৃথক সিমুলেশন স্ক্রিপ্ট একত্রিত করে

সিম সিমুলেশন files

synth আইপি সংশ্লেষণ files

.v শীর্ষ-স্তরের সিমুলেশন file

.v শীর্ষ-স্তরের আইপি সংশ্লেষণ file

সিমুলেটর স্ক্রিপ্ট

সাবকোর লাইব্রেরি

synth
সাবকোর সংশ্লেষণ files

সিম
সাবকোর সিমুলেশন files

টেবিল 9।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি তৈরি হয়েছে Files

File নাম

বর্ণনা

আইপি

প্ল্যাটফর্ম ডিজাইনার সিস্টেম বা শীর্ষ-স্তরের আইপি বৈচিত্র file. আপনি আপনার আইপি বৈচিত্র্য দিতে যে নাম.

.cmp

VHDL উপাদান ঘোষণা (.cmp) file একটি পাঠ্য file এতে স্থানীয় জেনেরিক এবং পোর্ট সংজ্ঞা রয়েছে যা আপনি VHDL ডিজাইনে ব্যবহার করতে পারেন files.

.html

একটি প্রতিবেদন যাতে সংযোগের তথ্য রয়েছে, একটি মেমরি ম্যাপ যেখানে প্রতিটি স্লেভের সাথে সংযুক্ত প্রতিটি মাস্টারের ঠিকানা এবং প্যারামিটার অ্যাসাইনমেন্ট রয়েছে।

_generation.rpt

আইপি বা প্ল্যাটফর্ম ডিজাইনার প্রজন্মের লগ file. আইপি তৈরির সময় বার্তাগুলির একটি সারাংশ।

.qgsimc

ক্রমবর্ধমান পুনর্জন্ম সমর্থন করার জন্য সিমুলেশন পরামিতি তালিকাভুক্ত করে।

.qgsynthc

ক্রমবর্ধমান পুনর্জন্ম সমর্থন করার জন্য সংশ্লেষণ পরামিতি তালিকাভুক্ত করে।

.qip

ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যারে আইপি কম্পোনেন্টকে একীভূত এবং কম্পাইল করার জন্য আইপি উপাদান সম্পর্কে প্রয়োজনীয় সমস্ত তথ্য রয়েছে।
অব্যাহত…

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 15

3. শুরু করা 683074 | 2022.04.28

File নাম .sopcinfo
.csv .spd _bb.v _inst.v বা _inst.vhd .regmap
.svd
.v বা .vhd মেন্টর/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

বর্ণনা
আপনার প্ল্যাটফর্ম ডিজাইনার সিস্টেমে সংযোগ এবং আইপি উপাদান প্যারামিটারাইজেশন বর্ণনা করে। আপনি যখন আইপি উপাদানগুলির জন্য সফ্টওয়্যার ড্রাইভার তৈরি করেন তখন প্রয়োজনীয়তা পেতে আপনি এর বিষয়বস্তু পার্স করতে পারেন। ডাউনস্ট্রিম টুল যেমন Nios® II টুল চেইন এটি ব্যবহার করে file. .sopcinfo file এবং system.h file Nios II টুল চেইনের জন্য তৈরি করা প্রতিটি স্লেভের সাথে সম্পর্কিত প্রতিটি স্লেভের ঠিকানা ম্যাপ তথ্য অন্তর্ভুক্ত করে যারা স্লেভ অ্যাক্সেস করে। একটি নির্দিষ্ট স্লেভ উপাদান অ্যাক্সেস করার জন্য বিভিন্ন মাস্টারদের একটি ভিন্ন ঠিকানা মানচিত্র থাকতে পারে।
IP কম্পোনেন্টের আপগ্রেড অবস্থা সম্পর্কে তথ্য রয়েছে।
প্রয়োজনীয় ইনপুট file ip-make-simscript-এর জন্য সমর্থিত সিমুলেটরগুলির জন্য সিমুলেশন স্ক্রিপ্ট তৈরি করতে। .spd file এর একটি তালিকা রয়েছে files সিমুলেশনের জন্য তৈরি করা হয়েছে, সেই সাথে স্মৃতি সম্পর্কে তথ্য যা আপনি আরম্ভ করতে পারেন।
আপনি ভেরিলগ ব্ল্যাক-বক্স ব্যবহার করতে পারেন (_bb.v) file একটি ব্ল্যাক বক্স হিসাবে ব্যবহারের জন্য একটি খালি মডিউল ঘোষণা হিসাবে।
এইচডিএল প্রাক্তনample instantiation টেমপ্লেট। আপনি এই বিষয়বস্তু কপি এবং পেস্ট করতে পারেন file আপনার HDL এ file আইপি বৈচিত্র্যকে তাত্ক্ষণিক করতে।
যদি আইপি রেজিস্টার তথ্য থাকে, .regmap file উৎপন্ন করে .regmap file মাস্টার এবং স্লেভ ইন্টারফেসের নিবন্ধন মানচিত্রের তথ্য বর্ণনা করে। এই file .sopcinfo এর পরিপূরক file সিস্টেম সম্পর্কে আরো বিস্তারিত রেজিস্টার তথ্য প্রদান করে। এটি রেজিস্টার প্রদর্শন সক্ষম করে viewসিস্টেম কনসোলে s এবং ব্যবহারকারীর কাস্টমাইজযোগ্য পরিসংখ্যান।
হার্ড প্রসেসর সিস্টেম (HPS) সিস্টেম ডিবাগ টুলকে অনুমতি দেয় view একটি প্ল্যাটফর্ম ডিজাইনার সিস্টেমে এইচপিএসের সাথে সংযুক্ত পেরিফেরালগুলির রেজিস্টার মানচিত্র। সংশ্লেষণের সময়, .svd fileসিস্টেম কনসোল মাস্টারদের কাছে দৃশ্যমান স্লেভ ইন্টারফেসের জন্য s .sof-এ সংরক্ষণ করা হয় file ডিবাগ বিভাগে। সিস্টেম কনসোল এই বিভাগটি পড়ে, যা প্ল্যাটফর্ম ডিজাইনার নথিভুক্ত মানচিত্রের তথ্যের জন্য জিজ্ঞাসা করতে পারে। সিস্টেম স্লেভদের জন্য, প্ল্যাটফর্ম ডিজাইনার নামের রেজিস্টারগুলি অ্যাক্সেস করতে পারে।
এইচডিএল files যা সংশ্লেষণ বা সিমুলেশনের জন্য প্রতিটি সাবমডিউল বা চাইল্ড আইপি ইনস্ট্যান্ট করে।
একটি সিমুলেশন সেট আপ এবং চালানোর জন্য একটি ModelSim*/QuestaSim* স্ক্রিপ্ট msim_setup.tcl রয়েছে৷
একটি VCS* সিমুলেশন সেট আপ এবং চালানোর জন্য একটি শেল স্ক্রিপ্ট vcs_setup.sh রয়েছে৷ একটি শেল স্ক্রিপ্ট vcsmx_setup.sh এবং synopsys_sim.setup রয়েছে file একটি VCS MX সিমুলেশন সেট আপ এবং চালানোর জন্য।
একটি শেল স্ক্রিপ্ট xcelium_setup.sh এবং অন্যান্য সেটআপ রয়েছে fileXcelium* সিমুলেশন সেট আপ এবং চালানোর জন্য।
এইচডিএল রয়েছে fileআইপি সাবমডিউলগুলির জন্য s।
প্রতিটি তৈরি করা চাইল্ড আইপি ডিরেক্টরির জন্য, প্ল্যাটফর্ম ডিজাইনার synth/ এবং sim/ সাব-ডিরেক্টরি তৈরি করে।

3.4। ইন্টেল এফপিজিএ আইপি কোর অনুকরণ করা
ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার নির্দিষ্ট EDA সিমুলেটরগুলিতে IP কোর RTL সিমুলেশন সমর্থন করে। আইপি প্রজন্ম ঐচ্ছিকভাবে সিমুলেশন তৈরি করে files, কার্যকরী সিমুলেশন মডেল সহ, যেকোনো টেস্টবেঞ্চ (বা প্রাক্তনample ডিজাইন), এবং প্রতিটি আইপি কোরের জন্য বিক্রেতা-নির্দিষ্ট সিমুলেটর সেটআপ স্ক্রিপ্ট। আপনি কার্যকরী সিমুলেশন মডেল এবং যেকোনো টেস্টবেঞ্চ বা প্রাক্তন ব্যবহার করতে পারেনampসিমুলেশন জন্য লে ডিজাইন. আইপি জেনারেশন আউটপুটে যেকোনো টেস্টবেঞ্চ কম্পাইল এবং চালানোর জন্য স্ক্রিপ্টও অন্তর্ভুক্ত থাকতে পারে। স্ক্রিপ্টগুলি আপনার আইপি কোর অনুকরণ করার জন্য প্রয়োজনীয় সমস্ত মডেল বা লাইব্রেরি তালিকাভুক্ত করে।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 16

প্রতিক্রিয়া পাঠান

3. শুরু করা 683074 | 2022.04.28

ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যারটি অনেক সিমুলেটরের সাথে একীকরণ প্রদান করে এবং আপনার নিজস্ব স্ক্রিপ্ট করা এবং কাস্টম সিমুলেশন ফ্লো সহ একাধিক সিমুলেশন ফ্লো সমর্থন করে। আপনি যে প্রবাহটি চয়ন করুন না কেন, আইপি কোর সিমুলেশনে নিম্নলিখিত পদক্ষেপগুলি জড়িত:
1. আইপি এইচডিএল তৈরি করুন, টেস্টবেঞ্চ (বা প্রাক্তনample ডিজাইন), এবং সিমুলেটর সেটআপ স্ক্রিপ্ট files.
2. আপনার সিমুলেটর পরিবেশ এবং যেকোনো সিমুলেশন স্ক্রিপ্ট সেট আপ করুন।
3. সিমুলেশন মডেল লাইব্রেরি কম্পাইল করুন।
4. আপনার সিমুলেটর চালান.

3.4.1। নকশা অনুকরণ এবং যাচাই করা

ডিফল্টরূপে, প্যারামিটার সম্পাদক সিমুলেটর-নির্দিষ্ট স্ক্রিপ্ট তৈরি করে যাতে ইন্টেল এফপিজিএ আইপি মডেল এবং সিমুলেশন মডেল লাইব্রেরি সংকলন, বিস্তারিত এবং অনুকরণ করার জন্য কমান্ড থাকে। files আপনি আপনার সিমুলেশন টেস্টবেঞ্চ স্ক্রিপ্টে কমান্ডগুলি অনুলিপি করতে পারেন বা এগুলি সম্পাদনা করতে পারেন fileআপনার ডিজাইন এবং টেস্টবেঞ্চ কম্পাইল, বিশদকরণ এবং অনুকরণের জন্য কমান্ড যোগ করতে।

সারণী 10. ইন্টেল এফপিজিএ আইপি কোর সিমুলেশন স্ক্রিপ্ট

সিমুলেটর

File ডিরেক্টরি

মডেলসিম

_সিম/মেন্টর

কোয়েস্টিম

ভিসিএস

_sim/synopsys/vcs

ভিসিএস এমএক্স

_sim/synopsys/vcsmx

এক্সেলিয়াম

_sim/xcelium

স্ক্রিপ্ট msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5। অন্যান্য EDA টুলে আইপি কোর সংশ্লেষণ করা
ঐচ্ছিকভাবে, ইন্টেল এফপিজিএ আইপি কোর অন্তর্ভুক্ত এমন একটি নকশা সংশ্লেষ করতে অন্য একটি সমর্থিত EDA টুল ব্যবহার করুন। আপনি যখন আইপি কোর সংশ্লেষণ তৈরি করেন files তৃতীয় পক্ষের EDA সংশ্লেষণ সরঞ্জামগুলির সাথে ব্যবহারের জন্য, আপনি একটি এলাকা এবং সময় অনুমান নেটলিস্ট তৈরি করতে পারেন। জেনারেশন সক্ষম করতে, আপনার আইপি বৈচিত্র কাস্টমাইজ করার সময় তৃতীয় পক্ষের EDA সংশ্লেষণ সরঞ্জামগুলির জন্য সময় এবং সংস্থান অনুমান তৈরি করুন চালু করুন।
এলাকা এবং সময় অনুমান নেটলিস্ট আইপি মূল সংযোগ এবং আর্কিটেকচার বর্ণনা করে, কিন্তু প্রকৃত কার্যকারিতা সম্পর্কে বিশদ অন্তর্ভুক্ত করে না। এই তথ্যটি নির্দিষ্ট থার্ড-পার্টি সংশ্লেষণের সরঞ্জামগুলিকে এলাকা এবং সময় অনুমান আরও ভালভাবে রিপোর্ট করতে সক্ষম করে। এছাড়াও, সংশ্লেষণ সরঞ্জামগুলি সময়-চালিত অপ্টিমাইজেশানগুলি অর্জন করতে এবং ফলাফলের গুণমান উন্নত করতে সময় সংক্রান্ত তথ্য ব্যবহার করতে পারে।
ইন্টেল কোয়ার্টাস প্রাইম সফটওয়্যার তৈরি করে _syn.v নেটলিস্ট file ভেরিলগ এইচডিএল ফর্ম্যাটে, আউটপুট নির্বিশেষে file আপনি নির্দিষ্ট বিন্যাস. আপনি যদি সংশ্লেষণের জন্য এই নেটলিস্ট ব্যবহার করেন, তাহলে আপনাকে অবশ্যই আইপি কোর র‍্যাপার অন্তর্ভুক্ত করতে হবে file .v বা আপনার ইন্টেল কোয়ার্টাস প্রাইম প্রকল্পে .vhd.

(7) যদি আপনি EDA টুল বিকল্পটি সেট আপ না করে থাকেন- যা আপনাকে ইন্টেল কোয়ার্টাস প্রাইম সফ্টওয়্যার থেকে তৃতীয় পক্ষের EDA সিমুলেটরগুলি শুরু করতে সক্ষম করে- এই স্ক্রিপ্টটি মডেলসিম বা QuestaSim সিমুলেটর Tcl কনসোলে চালান (ইনটেল কোয়ার্টাস প্রাইম সফ্টওয়্যারে নয় Tcl কনসোল) কোনো ত্রুটি এড়াতে।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 17

3. শুরু করা 683074 | 2022.04.28
3.6। সম্পূর্ণ নকশা সংকলন
আপনি আপনার ডিজাইন কম্পাইল করতে ইন্টেল কোয়ার্টাস প্রাইম প্রো এডিশন সফ্টওয়্যার প্রসেসিং মেনুতে স্টার্ট কম্পাইলেশন কমান্ড ব্যবহার করতে পারেন।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 18

প্রতিক্রিয়া পাঠান

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

4. কার্যকরী বর্ণনা

চিত্র 5।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ম্যাক এবং ইথারনেট পিসিএস নিয়ে গঠিত। MAC MII ইন্টারফেসের মাধ্যমে কাস্টম PCS-এর সাথে যোগাযোগ করে।

আইপি দুটি মডুলেশন মোড সমর্থন করে:
· PAM4- নির্বাচনের জন্য 1 থেকে 12 নম্বর লেন সরবরাহ করে। IP সর্বদা PAM4 মডুলেশন মোডে প্রতিটি লেনের জন্য দুটি PCS চ্যানেল ইনস্ট্যান্টিয়েট করে।
· NRZ- নির্বাচনের জন্য 1 থেকে 16 নম্বর লেন সরবরাহ করে।

প্রতিটি মডুলেশন মোড দুটি ডেটা মোড সমর্থন করে:
বেসিক মোড–এটি একটি বিশুদ্ধ স্ট্রিমিং মোড যেখানে ব্যান্ডউইথ বাড়ানোর জন্য স্টার্টঅফ-প্যাকেট, খালি সাইকেল এবং প্যাকেটের শেষে ডেটা পাঠানো হয়। আইপি একটি বিস্ফোরণের শুরু হিসাবে প্রথম বৈধ ডেটা নেয়।

বেসিক মোড ডেটা ট্রান্সফার tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 নিবন্ধিত

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 6।

· সম্পূর্ণ মোড-এটি প্যাকেট মোড ডেটা স্থানান্তর। এই মোডে, IP একটি প্যাকেটের শুরুতে এবং শেষে বিভেদক হিসাবে একটি বিস্ফোরণ এবং একটি সিঙ্ক চক্র পাঠায়।

সম্পূর্ণ মোড ডেটা ট্রান্সফার tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

সম্পর্কিত তথ্য · F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ওভারview পৃষ্ঠায় 6 · F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ডিজাইন এক্সampব্যবহারকারীর নির্দেশিকা

4.1। TX ডেটাপথ
TX ডেটাপাথ নিম্নলিখিত উপাদানগুলি নিয়ে গঠিত: · MAC অ্যাডাপ্টার · নিয়ন্ত্রণ শব্দ সন্নিবেশ ব্লক · CRC · MII এনকোডার · PCS ব্লক · PMA ব্লক

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 20

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28
চিত্র 7. TX ডেটাপথ

ব্যবহারকারী যুক্তি থেকে

TX MAC

অ্যাভালন স্ট্রিমিং ইন্টারফেস

ম্যাক অ্যাডাপ্টার

নিয়ন্ত্রণ শব্দ সন্নিবেশ

সিআরসি

MII এনকোডার

MII ইন্টারফেস কাস্টম PCS
পিসিএস এবং পিএমএ

অন্যান্য FPGA ডিভাইসে TX সিরিয়াল ইন্টারফেস

4.1.1। TX MAC অ্যাডাপ্টার
TX MAC অ্যাডাপ্টার Avalon® স্ট্রিমিং ইন্টারফেস ব্যবহার করে ব্যবহারকারীর যুক্তিতে ডেটা ট্রান্সমিশন নিয়ন্ত্রণ করে। এই ব্লক ব্যবহারকারী-সংজ্ঞায়িত তথ্য ট্রান্সমিশন এবং প্রবাহ নিয়ন্ত্রণ সমর্থন করে।

ব্যবহারকারী-সংজ্ঞায়িত তথ্য স্থানান্তর

সম্পূর্ণ মোডে, আইপি tx_is_usr_cmd সংকেত প্রদান করে যা আপনি ব্যবহারকারী-সংজ্ঞায়িত তথ্য চক্র যেমন XOFF/XON ব্যবহারকারীর যুক্তিতে ট্রান্সমিশন শুরু করতে ব্যবহার করতে পারেন। আপনি এই সংকেত জাহির করে ব্যবহারকারী-সংজ্ঞায়িত তথ্য ট্রান্সমিশন চক্র শুরু করতে পারেন এবং tx_avs_startofpacket এবং tx_avs_valid সংকেতের দাবির সাথে tx_avs_data ব্যবহার করে তথ্য স্থানান্তর করতে পারেন। তারপর ব্লক দুটি চক্রের জন্য tx_avs_ready ডিসার্ট করে।

দ্রষ্টব্য:

ব্যবহারকারী-সংজ্ঞায়িত তথ্য বৈশিষ্ট্য শুধুমাত্র সম্পূর্ণ মোডে উপলব্ধ.

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 21

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 8।

প্রবাহ নিয়ন্ত্রণ

এমন কিছু শর্ত রয়েছে যেখানে TX MAC ব্যবহারকারীর লজিক থেকে ডেটা গ্রহণের জন্য প্রস্তুত নয় যেমন লিংক রি-অ্যালাইনমেন্ট প্রক্রিয়া চলাকালীন বা যখন ব্যবহারকারীর যুক্তি থেকে ট্রান্সমিশনের জন্য কোনো ডেটা উপলব্ধ নেই। এই শর্তগুলির কারণে ডেটা ক্ষতি এড়াতে, IP ব্যবহারকারীর যুক্তি থেকে ডেটা প্রবাহ নিয়ন্ত্রণ করতে tx_avs_ready সংকেত ব্যবহার করে। নিম্নলিখিত শর্তগুলি ঘটলে আইপি সিগন্যাল ডিসার্ট করে:
· যখন tx_avs_startofpacket দৃঢ় করা হয়, tx_avs_ready একটি ঘড়ি চক্রের জন্য বন্ধ করা হয়।
· যখন tx_avs_endofpacket দৃঢ় করা হয়, tx_avs_ready একটি ঘড়ি চক্রের জন্য বন্ধ করা হয়।
· যখন যেকোন পেয়ার করা CWs জোরদার করা হয় tx_avs_ready দুটি ঘড়ি চক্রের জন্য বন্ধ করা হয়।
· যখন কাস্টম পিসিএস ইন্টারফেসে RS-FEC প্রান্তিককরণ মার্কার সন্নিবেশ ঘটে, tx_avs_ready চারটি ঘড়ি চক্রের জন্য বন্ধ করা হয়।
· PAM17 মডুলেশন মোডে প্রতি 4টি ইথারনেট কোর ঘড়ি এবং NRZ মডুলেশন মোডে প্রতি 33টি ইথারনেট কোর ঘড়ি চক্র। tx_avs_ready একটি ঘড়ি চক্রের জন্য বন্ধ করা হয়েছে।
· যখন ব্যবহারকারী লজিক deasserts tx_avs_valid কোনো ডেটা ট্রান্সমিশনের সময়।

নিম্নলিখিত টাইমিং ডায়াগ্রাম প্রাক্তনampডাটা প্রবাহ নিয়ন্ত্রণের জন্য tx_avs_ready ব্যবহার করে TX MAC অ্যাডাপ্টারের লেস।

tx_avs_valid Deassertion এবং START/END পেয়ারড CWs সহ প্রবাহ নিয়ন্ত্রণ

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

বৈধ সংকেত deasserts

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW সন্নিবেশ করার জন্য দুটি চক্রের জন্য প্রস্তুত সংকেত ডেসার্ট

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN শেষ STRT D0 D1 D2 D3 খালি D4

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 22

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 9।

প্রান্তিককরণ মার্কার সন্নিবেশ সহ প্রবাহ নিয়ন্ত্রণ
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_তৈরি

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_বৈধ

i_sl_tx_mii_d[63:0]

ডিএন 1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

চিত্র 10।

START/END পেয়ারড CW-এর সাথে প্রবাহ নিয়ন্ত্রণ প্রান্তিককরণ মার্কার সন্নিবেশের সাথে মিলে যায়

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_তৈরি

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 শেষ STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 শেষ STRT D0

CRC_ডেটা

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 শেষ STRT D0

MII_ডেটা

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 শেষ STRT D0

i_sl_tx_mii_বৈধ

i_sl_tx_mii_d[63:0]

ডিএন 1

STRT D0 শেষ করুন

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2। কন্ট্রোল ওয়ার্ড (CW) সন্নিবেশ
F-Tile Serial Lite IV Intel FPGA IP ব্যবহারকারীর যুক্তির ইনপুট সংকেতের উপর ভিত্তি করে CWs তৈরি করে। CWs প্যাকেট ডিলিমিটার, ট্রান্সমিশন স্ট্যাটাস তথ্য বা পিসিএস ব্লকে ব্যবহারকারীর ডেটা নির্দেশ করে এবং সেগুলি XGMII কন্ট্রোল কোড থেকে প্রাপ্ত।
নিম্নলিখিত সারণী সমর্থিত CW-এর বিবরণ দেখায়:

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 23

4. কার্যকরী বিবরণ 683074 | 2022.04.28

টেবিল 11।
শুরু শেষ প্রান্তিককরণ

সমর্থিত CW-এর বিবরণ

শব্দের সংখ্যা (1 শব্দ

= 64 বিট)

হ্যাঁ

EMPTY_CYC

হ্যাঁ

আইডিএল

না

ডেটা

হ্যাঁ

ইন-ব্যান্ড

বর্ণনা
ডেটা ডিলিমিটারের শুরু। ডেটা ডিলিমিটারের শেষ। RX প্রান্তিককরণের জন্য নিয়ন্ত্রণ শব্দ (CW)। ডাটা ট্রান্সফারে খালি সাইকেল। IDLE (ব্যান্ডের বাইরে)। পেলোড।

সারণি 12. CW ক্ষেত্র বিবরণ
ফিল্ড RSVD num_valid_bytes_eob
খালি eop sop seop সারিবদ্ধ CRC32 usr

বর্ণনা
সংরক্ষিত মাঠ। ভবিষ্যতে এক্সটেনশন জন্য ব্যবহার করা যেতে পারে. 0 এ বাঁধা।
শেষ শব্দে বৈধ বাইটের সংখ্যা (64-বিট)। এটি একটি 3 বিট মান। · 3'b000: 8 বাইট · 3'b001: 1 বাইট · 3'b010: 2 বাইট · 3'b011: 3 বাইট · 3'b100: 4 বাইট · 3'b101: 5 বাইট · 3'b110: 6 বাইট · 3'b111: 7 বাইট
একটি বিস্ফোরণের শেষে অ-বৈধ শব্দের সংখ্যা।
একটি শেষ-অফ-প্যাকেট সংকেত জাহির করতে RX Avalon স্ট্রিমিং ইন্টারফেস নির্দেশ করে।
একটি স্টার্ট-অফ-প্যাকেট সংকেত জাহির করতে RX Avalon স্ট্রিমিং ইন্টারফেস নির্দেশ করে।
একই চক্রে একটি স্টার্ট-অফ-প্যাকেট এবং একটি শেষ-অফ-প্যাকেট জাহির করতে RX Avalon স্ট্রিমিং ইন্টারফেস নির্দেশ করে।
RX প্রান্তিককরণ পরীক্ষা করুন।
গণনাকৃত CRC-এর মান।
নির্দেশ করে যে নিয়ন্ত্রণ শব্দ (CW) ব্যবহারকারী-সংজ্ঞায়িত তথ্য ধারণ করে।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 24

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

4.1.2.1। স্টার্ট-অফ-বার্স্ট CW

চিত্র 11. স্টার্ট-অফ-বার্স্ট CW ফরম্যাট

শুরু

63:56

আরএসভিডি

55:48

আরএসভিডি

47:40

আরএসভিডি

তথ্য

39:32 31:24

আরএসভিডি আরএসভিডি

23:16

sop usr align=0 seop

15:8

চ্যানেল

7:0

'এইচএফবি(শুরু)

নিয়ন্ত্রণ 7:0

টেবিল 13।

ফুল মোডে, আপনি tx_avs_startofpacket সংকেত জাহির করে START CW সন্নিবেশ করতে পারেন। যখন আপনি শুধুমাত্র tx_avs_startofpacket সিগন্যাল জাহির করেন, তখন sop বিট সেট করা হয়। আপনি যখন tx_avs_startofpacket এবং tx_avs_endofpacket সংকেত উভয়ই জোর দেন, তখন seop বিট সেট করা হয়।

CW ফিল্ড মান শুরু করুন
মাঠ sop/seop
usr (8)
সারিবদ্ধ

মান

tx_is_usr_cmd সংকেতের উপর নির্ভর করে:

1: যখন tx_is_usr_cmd = 1

0: যখন tx_is_usr_cmd = 0

বেসিক মোডে, রিসেট বন্ধ করার পরে MAC একটি START CW পাঠায়। যদি কোনো ডেটা উপলভ্য না হয়, MAC ক্রমাগত EMPTY_CYC পাঠায় END এবং START CWs এর সাথে যতক্ষণ না আপনি ডেটা পাঠানো শুরু করেন।

4.1.2.2। এন্ড-অফ-বার্স্ট CW

চিত্র 12. এন্ড-অফ-বার্স্ট CW ফরম্যাট

শেষ

63:56

'এইচএফডি

55:48

CRC32[31:24]

47:40

CRC32[23:16]

তথ্য 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

আরএসভিডি

15:8

আরএসভিডি

খালি

7:0

আরএসভিডি

num_valid_bytes_eob

নিয়ন্ত্রণ

7:0

(8) এটি শুধুমাত্র সম্পূর্ণ মোডে সমর্থিত।
প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 25

4. কার্যকরী বিবরণ 683074 | 2022.04.28

টেবিল 14।

যখন tx_avs_endofpacket জোর দেওয়া হয় তখন MAC END CW সন্নিবেশ করে। END CW-তে শেষ ডেটা শব্দে বৈধ বাইটের সংখ্যা এবং CRC তথ্য রয়েছে।

CRC মান হল একটি 32-বিট CRC ফলাফল START CW এবং END CW এর আগে ডেটা শব্দের মধ্যে ডেটার জন্য।

নিম্নলিখিত টেবিলটি END CW-তে ক্ষেত্রগুলির মান দেখায়।

শেষ CW ফিল্ড মান
ফিল্ড eop CRC32 num_valid_bytes_eob

মান 1
CRC32 গণনা করা মান। শেষ ডেটা শব্দে বৈধ বাইটের সংখ্যা।

4.1.2.3। প্রান্তিককরণ পেয়ারড CW

চিত্র 13. প্রান্তিককরণ পেয়ারড CW বিন্যাস

START/END এর সাথে CW জোড়া সারিবদ্ধ করুন

64+8বিট XGMII ইন্টারফেস

শুরু

63:56

আরএসভিডি

55:48

আরএসভিডি

47:40

আরএসভিডি

তথ্য

39:32 31:24

আরএসভিডি আরএসভিডি

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

আরএসভিডি

7:0

'এইচএফবি

নিয়ন্ত্রণ 7:0

64+8বিট XGMII ইন্টারফেস

শেষ

63:56

'এইচএফডি

55:48

আরএসভিডি

47:40

আরএসভিডি

তথ্য

39:32 31:24

আরএসভিডি আরএসভিডি

23:16 eop=0 RSVD RSVD RSVD

আরএসভিডি

15:8

আরএসভিডি

7:0

আরএসভিডি

নিয়ন্ত্রণ 7:0

ALIGN CW হল START/END বা END/START CW-এর সাথে একটি জোড়াযুক্ত CW। আপনি tx_link_reinit সংকেত জাহির করে, অ্যালাইনমেন্ট পিরিয়ড কাউন্টার সেট করে বা রিসেট শুরু করে ALIGN পেয়ার করা CW সন্নিবেশ করতে পারেন। যখন ALIGN পেয়ার করা CW ঢোকানো হয়, তখন সমস্ত লেন জুড়ে ডেটা প্রান্তিককরণ পরীক্ষা করতে রিসিভার অ্যালাইনমেন্ট ব্লক শুরু করতে সারিবদ্ধ ক্ষেত্রটি 1 এ সেট করা হয়।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 26

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

টেবিল 15।

সিডব্লিউ ফিল্ডের মানগুলি সারিবদ্ধ করুন৷
ক্ষেত্র সারিবদ্ধ
eop sop usr seop

মান 1 0 0 0 0

4.1.2.4 খালি-চক্র CW

চিত্র 14. খালি-চক্র CW বিন্যাস

END/START এর সাথে EMPTY_CYC পেয়ার করুন৷

64+8বিট XGMII ইন্টারফেস

শেষ

63:56

'এইচএফডি

55:48

আরএসভিডি

47:40

আরএসভিডি

তথ্য

39:32 31:24

আরএসভিডি আরএসভিডি

23:16 eop=0 RSVD RSVD RSVD

আরএসভিডি

15:8

আরএসভিডি

7:0

আরএসভিডি

নিয়ন্ত্রণ 7:0

64+8বিট XGMII ইন্টারফেস

শুরু

63:56

আরএসভিডি

55:48

আরএসভিডি

47:40

আরএসভিডি

তথ্য

39:32 31:24

আরএসভিডি আরএসভিডি

23:16

sop=0 usr=0 align=0 seop=0

15:8

আরএসভিডি

7:0

'এইচএফবি

নিয়ন্ত্রণ 7:0

টেবিল 16।

যখন আপনি একটি বিস্ফোরণের সময় দুটি ঘড়ি চক্রের জন্য tx_avs_valid ডিসার্ট করেন, তখন MAC একটি EMPTY_CYC CW END/START CWs এর সাথে যুক্ত করে। আপনি এই CW ব্যবহার করতে পারেন যখন মুহূর্তের জন্য ট্রান্সমিশনের জন্য কোন ডেটা উপলব্ধ না থাকে।

আপনি যখন একটি চক্রের জন্য tx_avs_valid ডিজার্ট করেন, তখন IP ডিজার্ট tx_avs_valid হয় tx_avs_valid ডিসার্টশনের দ্বিগুণ সময়ের জন্য END/START CWs তৈরি করতে।

EMPTY_CYC CW ফিল্ড মান
ক্ষেত্র সারিবদ্ধ
ইওপ

মান 0 0

অব্যাহত…

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 27

4. কার্যকরী বিবরণ 683074 | 2022.04.28

মাঠ sop usr seop

মান 0 0 0

4.1.2.5। নিষ্ক্রিয় CW

চিত্র 15. নিষ্ক্রিয় CW বিন্যাস

আইডিএল সিডব্লিউ

63:56

'h07

55:48

'h07

47:40

'h07

তথ্য

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

নিয়ন্ত্রণ 7:0

যখন কোন ট্রান্সমিশন না থাকে তখন MAC IDLE CW সন্নিবেশ করে। এই সময়ের মধ্যে, tx_avs_valid সংকেত কম।
যখন একটি বিস্ফোরণ স্থানান্তর সম্পূর্ণ হয় বা ট্রান্সমিশন নিষ্ক্রিয় অবস্থায় থাকে তখন আপনি IDLE CW ব্যবহার করতে পারেন।

4.1.2.6। ডেটা শব্দ

ডেটা শব্দটি একটি প্যাকেটের পেলোড। XGMII কন্ট্রোল বিটগুলি ডাটা ওয়ার্ড ফরম্যাটে 0 এ সেট করা আছে।

চিত্র 16. ডেটা ওয়ার্ড ফরম্যাট

64+8 বিট XGMII ইন্টারফেস

ডেটা শব্দ

63:56

ব্যবহারকারীর তথ্য 7

55:48

ব্যবহারকারীর তথ্য 6

47:40

ব্যবহারকারীর তথ্য 5

তথ্য

39:32 31:24

ব্যবহারকারীর ডেটা 4 ব্যবহারকারীর ডেটা 3

23:16

ব্যবহারকারীর তথ্য 2

15:8

ব্যবহারকারীর তথ্য 1

7:0

ব্যবহারকারীর তথ্য 0

নিয়ন্ত্রণ 7:0

4.1.3। TX CRC
আপনি আইপি প্যারামিটার এডিটরে CRC প্যারামিটার সক্ষম করুন ব্যবহার করে TX CRC ব্লক সক্ষম করতে পারেন। এই বৈশিষ্ট্যটি মৌলিক এবং সম্পূর্ণ উভয় মোডে সমর্থিত।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 28

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

MAC tx_avs_endofpacket সংকেত জাহির করে END CW-তে CRC মান যোগ করে। বেসিক মোডে, শুধুমাত্র END CW এর সাথে যুক্ত ALIGN CW একটি বৈধ CRC ক্ষেত্র ধারণ করে।
TX CRC ব্লক ইন্টারফেস TX কন্ট্রোল ওয়ার্ড সন্নিবেশ এবং TX MII এনকোড ব্লকের সাথে। TX CRC ব্লক START CW থেকে শুরু করে END CW পর্যন্ত 64-বিট মানের প্রতি-সাইকেল ডেটার জন্য CRC মান গণনা করে।
আপনি সিআরসি ত্রুটি তৈরি করতে একটি নির্দিষ্ট লেনে ইচ্ছাকৃতভাবে ডেটা দূষিত করার জন্য crc_error_inject সংকেতকে জোর দিতে পারেন।

4.1.4 TX MII এনকোডার

TX MII এনকোডার MAC থেকে TX PCS-এ প্যাকেট ট্রান্সমিশন পরিচালনা করে।

নিম্নলিখিত চিত্রটি PAM8 মডুলেশন মোডে 4-বিট MII বাসের ডেটা প্যাটার্ন দেখায়। START এবং END CW প্রতি দুটি MII লেনের মধ্যে একবার উপস্থিত হয়।

চিত্র 17. PAM4 মডুলেশন মোড MII ডেটা প্যাটার্ন

চক্র 1

চক্র 2

চক্র 3

চক্র 4

চক্র 5

SOP_CW

ডেটা_১

DATA_9 DATA_17

আইডিএল

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

আইডিএল

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

নিম্নলিখিত চিত্রটি NRZ মডুলেশন মোডে 8-বিট MII বাসের ডেটা প্যাটার্ন দেখায়। START এবং END CW প্রতিটি MII লেনগুলিতে উপস্থিত হয়৷

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 29

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 18. NRZ মডুলেশন মোড MII ডেটা প্যাটার্ন

চক্র 1

চক্র 2

চক্র 3

SOP_CW

ডেটা_১

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5। TX PCS এবং PMA
F-Tile Serial Lite IV Intel FPGA IP F-টাইল ট্রান্সসিভারকে ইথারনেট PCS মোডে কনফিগার করে।

4.2। আরএক্স ডেটাপথ
RX ডেটাপথ নিম্নলিখিত উপাদানগুলি নিয়ে গঠিত: · PMA ব্লক · PCS ব্লক · MII ডিকোডার · CRC · Deskew ব্লক · কন্ট্রোল ওয়ার্ড রিমুভাল ব্লক

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 30

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28
চিত্র 19. আরএক্স ডেটাপথ

ব্যবহারকারী যুক্তি Avalon স্ট্রিমিং ইন্টারফেস
আরএক্স ম্যাক
নিয়ন্ত্রণ শব্দ অপসারণ
Deskew

সিআরসি

MII ডিকোডার

MII ইন্টারফেস কাস্টম PCS
পিসিএস এবং পিএমএ

অন্যান্য FPGA ডিভাইস থেকে RX সিরিয়াল ইন্টারফেস
4.2.1। আরএক্স পিসিএস এবং পিএমএ
F-Tile Serial Lite IV Intel FPGA IP F-টাইল ট্রান্সসিভারকে ইথারনেট PCS মোডে কনফিগার করে।
4.2.2। RX MII ডিকোডার
এই ব্লক শনাক্ত করে যদি ইনকামিং ডেটাতে কন্ট্রোল ওয়ার্ড এবং অ্যালাইনমেন্ট মার্কার থাকে। RX MII ডিকোডার 1-বিট বৈধ, 1-বিট মার্কার সূচক, 1বিট নিয়ন্ত্রণ নির্দেশক, এবং প্রতি লেনে 64-বিট ডেটা আকারে ডেটা আউটপুট করে।
4.2.3। আরএক্স সিআরসি
আপনি আইপি প্যারামিটার এডিটরে CRC প্যারামিটার সক্ষম করুন ব্যবহার করে TX CRC ব্লক সক্ষম করতে পারেন। এই বৈশিষ্ট্যটি মৌলিক এবং সম্পূর্ণ উভয় মোডে সমর্থিত। RX CRC ব্লক ইন্টারফেস RX কন্ট্রোল ওয়ার্ড রিমুভাল এবং RX MII ডিকোডার ব্লকের সাথে। যখন একটি CRC ত্রুটি দেখা দেয় তখন IP rx_crc_error সংকেত দেয়।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 31

4. কার্যকরী বিবরণ 683074 | 2022.04.28
IP প্রতিটি নতুন বিস্ফোরণে rx_crc_error ডিসার্ট করে। এটি ব্যবহারকারীর লজিক ত্রুটি পরিচালনার জন্য ব্যবহারকারীর যুক্তিতে একটি আউটপুট।
4.2.4। আরএক্স ডেস্কউ
RX ডেস্কউ ব্লক প্রতিটি লেনের জন্য প্রান্তিককরণ চিহ্নিতকারী সনাক্ত করে এবং RX CW অপসারণ ব্লকে পাঠানোর আগে ডেটা পুনরায় সারিবদ্ধ করে।
আপনি আইপি প্যারামিটার এডিটরে স্বয়ংক্রিয় সারিবদ্ধ প্যারামিটার সক্ষম করুন সেট করে একটি প্রান্তিককরণ ত্রুটি ঘটলে প্রতিটি লেনের জন্য স্বয়ংক্রিয়ভাবে আইপি কোরকে ডেটা সারিবদ্ধ করতে দেওয়া চয়ন করতে পারেন। আপনি যদি স্বয়ংক্রিয় প্রান্তিককরণ বৈশিষ্ট্যটি অক্ষম করেন, তাহলে আইপি কোরটি সারিবদ্ধকরণ ত্রুটি নির্দেশ করতে rx_error সংকেতকে জোর দেয়। একটি লেন প্রান্তিককরণ ত্রুটি ঘটলে লেন সারিবদ্ধকরণ প্রক্রিয়া শুরু করার জন্য আপনাকে অবশ্যই rx_link_reinit জাহির করতে হবে।
আরএক্স ডেস্কউ স্টেট মেশিনের উপর ভিত্তি করে প্রান্তিককরণ চিহ্নিতকারী সনাক্ত করে। নিম্নলিখিত চিত্রটি RX ডেস্কউ ব্লকের রাজ্যগুলিকে দেখায়।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 32

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 20।

স্বয়ংক্রিয় প্রান্তিককরণ সক্ষম ফ্লো চার্ট সহ RX Deskew লেন অ্যালাইনমেন্ট স্টেট মেশিন
শুরু করুন

আইডিএল

রিসেট = 1 হ্যাঁ না

সমস্ত পিসিএস

না

লেন প্রস্তুত?

হ্যাঁ

অপেক্ষা করুন

সমস্ত সিঙ্ক মার্কার নং
সনাক্ত?
হ্যাঁ
আলাইন

না
হ্যাঁ টাইমআউট?

হ্যাঁ
প্রান্তিককরণ হারিয়েছেন?
কোন শেষ

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 33

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 21।

অটো অ্যালাইনমেন্ট অক্ষম ফ্লো চার্ট সহ RX Deskew লেন অ্যালাইনমেন্ট স্টেট মেশিন
শুরু করুন

আইডিএল

রিসেট = 1 হ্যাঁ না

সমস্ত পিসিএস

না

লেন প্রস্তুত?

হ্যাঁ

হ্যাঁ
rx_link_reinit =1
কোন ত্রুটি নেই

না হ্যাঁ টাইমআউট?

অপেক্ষা করুন
কোনো সব সিঙ্ক মার্কার নেই
সনাক্ত?
হ্যাঁ ALIGN

হ্যাঁ
প্রান্তিককরণ হারিয়েছেন?
না
শেষ
1. প্রান্তিককরণ প্রক্রিয়া IDLE অবস্থা দিয়ে শুরু হয়। সমস্ত PCS লেন প্রস্তুত হলে এবং rx_link_reinit বন্ধ হয়ে গেলে ব্লকটি WAIT অবস্থায় চলে যায়।
2. WAIT অবস্থায়, ব্লক চেক করে যে সমস্ত সনাক্ত করা মার্কার একই চক্রের মধ্যে জাহির করা হয়। এই শর্তটি সত্য হলে, ব্লকটি সারিবদ্ধ অবস্থায় চলে যায়।
3. যখন ব্লকটি সারিবদ্ধ অবস্থায় থাকে, তখন এটি নির্দেশ করে যে লেনগুলি সারিবদ্ধ। এই অবস্থায়, ব্লকটি লেনের প্রান্তিককরণ নিরীক্ষণ করতে থাকে এবং একই চক্রের মধ্যে সমস্ত চিহ্নিতকারী উপস্থিত রয়েছে কিনা তা পরীক্ষা করে। যদি একই চক্রে অন্তত একটি মার্কার উপস্থিত না থাকে এবং সক্ষম অটো অ্যালাইনমেন্ট প্যারামিটার সেট করা থাকে, তাহলে ব্লকটি যাবে

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 34

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

প্রান্তিককরণ প্রক্রিয়া পুনরায় আরম্ভ করার জন্য IDLE অবস্থা। যদি অটো অ্যালাইনমেন্ট সক্ষম করা সেট করা না থাকে এবং একই চক্রে অন্তত একটি মার্কার উপস্থিত না থাকে, তাহলে ব্লকটি ERROR অবস্থায় চলে যায় এবং লেন অ্যালাইনমেন্ট প্রক্রিয়া শুরু করতে rx_link_reinit সংকেত দেওয়ার জন্য ব্যবহারকারীর যুক্তির জন্য অপেক্ষা করে।

চিত্র 22. অটো অ্যালাইনমেন্ট সক্ষম rx_core_clk সক্ষম সহ লেন পুনর্বিন্যাস

rx_link_up

rx_link_reinit

এবং_সব_মার্কার

Deskew রাজ্য

ALGNED

আইডিএল

অপেক্ষা করুন

ALGNED

AUTO_ALIGN = 1

চিত্র 23. অটো অ্যালাইনমেন্ট নিষ্ক্রিয় rx_core_clk সক্ষম সহ লেন পুনর্বিন্যাস

rx_link_up

rx_link_reinit

এবং_সব_মার্কার

Deskew রাজ্য

ALGNED

ত্রুটি

আইডিএল

অপেক্ষা করুন

ALGNED

AUTO_ALIGN = 0
4.2.5। RX CW অপসারণ
এই ব্লক CWs ডিকোড করে এবং CWs অপসারণের পরে Avalon স্ট্রিমিং ইন্টারফেস ব্যবহার করে ব্যবহারকারীর যুক্তিতে ডেটা পাঠায়।
যখন কোন বৈধ তথ্য পাওয়া যায় না, তখন RX CW অপসারণ ব্লকটি rx_avs_valid সংকেতকে ডিজার্ট করে।
সম্পূর্ণ মোডে, ব্যবহারকারীর বিট সেট করা থাকলে, এই ব্লকটি rx_is_usr_cmd সংকেতকে জোরদার করে এবং প্রথম ঘড়ি চক্রের ডেটা ব্যবহারকারী-সংজ্ঞায়িত তথ্য বা কমান্ড হিসাবে ব্যবহৃত হয়।
যখন rx_avs_ready deasserts এবং rx_avs_valid দাবী করা হয়, তখন RX CW অপসারণ ব্লক ব্যবহারকারীর যুক্তিতে একটি ত্রুটির অবস্থা তৈরি করে।
এই ব্লকের সাথে সম্পর্কিত অ্যাভালন স্ট্রিমিং সংকেতগুলি নিম্নরূপ: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 35

4. কার্যকরী বিবরণ 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (শুধুমাত্র সম্পূর্ণ মোডে উপলব্ধ)
4.3। এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ক্লক আর্কিটেকচার
এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি-তে চারটি ঘড়ির ইনপুট রয়েছে যা বিভিন্ন ব্লকে ঘড়ি তৈরি করে: · ট্রান্সসিভার রেফারেন্স ক্লক (xcvr_ref_clk)- বাহ্যিক ঘড়ি থেকে ইনপুট ঘড়ি
চিপ বা অসিলেটর যা TX MAC, RX MAC, এবং TX এবং RX কাস্টম PCS ব্লকের জন্য ঘড়ি তৈরি করে। সমর্থিত ফ্রিকোয়েন্সি পরিসরের জন্য পরামিতি পড়ুন। · TX কোর ঘড়ি (tx_core_clk)-এই ঘড়িটি ট্রান্সসিভার থেকে প্রাপ্ত PLL TX MAC-এর জন্য ব্যবহৃত হয়। এই ঘড়িটি F-টাইল ট্রান্সসিভার থেকে TX ব্যবহারকারী যুক্তির সাথে সংযোগ করার জন্য একটি আউটপুট ঘড়ি। · RX কোর ঘড়ি (rx_core_clk)-এই ঘড়িটি ট্রান্সসিভার থেকে নেওয়া হয়েছে PLL RX ডেস্কু FIFO এবং RX MAC-এর জন্য ব্যবহৃত হয়। এই ঘড়িটি আরএক্স ব্যবহারকারী যুক্তির সাথে সংযোগ করার জন্য F-টাইল ট্রান্সসিভার থেকে একটি আউটপুট ঘড়ি। · ট্রান্সসিভার পুনঃকনফিগারেশন ইন্টারফেসের জন্য ঘড়ি (reconfig_clk)- বহিরাগত ঘড়ি সার্কিট বা অসিলেটর থেকে ইনপুট ঘড়ি যা TX এবং RX উভয় ডেটাপথে এফ-টাইল ট্রান্সসিভার পুনঃকনফিগারেশন ইন্টারফেসের জন্য ঘড়ি তৈরি করে। ঘড়ির ফ্রিকোয়েন্সি 100 থেকে 162 মেগাহার্টজ।
নিম্নলিখিত ব্লক ডায়াগ্রামে F-Tile Serial Lite IV Intel FPGA IP ক্লক ডোমেন এবং IP-এর মধ্যে সংযোগগুলি দেখায়।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 36

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 24।

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ক্লক আর্কিটেকচার

অসিলেটর

FPGA1
এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ট্রান্সসিভার পুনর্বিন্যাস ইন্টারফেস ঘড়ি
(reconfig_clk)

tx_core_clkout (ব্যবহারকারীর যুক্তির সাথে সংযোগ করুন)

tx_core_clk= clk_pll_div64[মিড_চ]

FPGA2

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি

ট্রান্সসিভার পুনরায় কনফিগারেশন ইন্টারফেস ঘড়ি

(reconfig_clk)

অসিলেটর

rx_core_clk= clk_pll_div64[মিড_চ]

rx_core_clkout (ব্যবহারকারীর যুক্তির সাথে সংযোগ করুন)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon স্ট্রিমিং ইন্টারফেস TX ডেটা
TX MAC

সিরিয়াল_লিংক[n-1:0]

Deskew

ফিফো

Avalon স্ট্রিমিং ইন্টারফেস RX ডেটা RX MAC

অ্যাভালন স্ট্রিমিং ইন্টারফেস আরএক্স ডেটা
আরএক্স ম্যাক

ডেসকিউ ফিফো

rx_core_clkout (ব্যবহারকারীর যুক্তির সাথে সংযোগ করুন)

rx_core_clk= clk_pll_div64[মিড_চ]

কাস্টম পিসিএস

সিরিয়াল_লিংক[n-1:0]

TX MAC

Avalon স্ট্রিমিং ইন্টারফেস TX ডেটা

tx_core_clk= clk_pll_div64[মিড_চ]

tx_core_clkout (ব্যবহারকারীর যুক্তির সাথে সংযোগ করুন)

ট্রান্সসিভার রেফ ক্লক (xcvr_ref_clk)
ট্রান্সসিভার রেফ ক্লক (xcvr_ref_clk)

অসিলেটর*

কিংবদন্তি

FPGA ডিভাইস
TX কোর ক্লক ডোমেইন
RX কোর ক্লক ডোমেইন
ট্রান্সসিভার রেফারেন্স ঘড়ি ডোমেন বহিরাগত ডিভাইস ডেটা সংকেত

4.4। রিসেট এবং লিঙ্ক ইনিশিয়ালাইজেশন
ম্যাক, এফ-টাইল হার্ড আইপি, এবং রিকনফিগারেশন ব্লকের বিভিন্ন রিসেট সিগন্যাল রয়েছে: · TX এবং RX MAC ব্লক tx_core_rst_n এবং rx_core_rst_n রিসেট সিগন্যাল ব্যবহার করে। · tx_pcs_fec_phy_reset_n এবং rx_pcs_fec_phy_reset_n রিসেট সংকেত ড্রাইভ
F-টাইল হার্ড আইপি রিসেট করার জন্য নরম রিসেট কন্ট্রোলার। · পুনরায় কনফিগারেশন ব্লক reconfig_reset রিসেট সংকেত ব্যবহার করে।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 37

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 25. আর্কিটেকচার রিসেট করুন
Avalon স্ট্রিমিং ইন্টারফেস TX ডেটা
ম্যাক
Avalon স্ট্রিমিং SYNC ইন্টারফেস RX ডেটা

এফপিজিএ এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-টাইল হার্ড আইপি

TX সিরিয়াল ডেটা RX সিরিয়াল ডেটা

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

যুক্তি পুনরায় সেট করুন
সম্পর্কিত তথ্য · 51 পৃষ্ঠায় নির্দেশিকা রিসেট করুন · F-Tile Serial Lite IV Intel FPGA IP ডিজাইন এক্সampব্যবহারকারীর নির্দেশিকা
4.4.1। TX রিসেট এবং ইনিশিয়ালাইজেশন সিকোয়েন্স
F-Tile Serial Lite IV Intel FPGA IP-এর জন্য TX রিসেট ক্রম নিম্নরূপ: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, এবং reconfig_reset
একই সাথে এফ-টাইল হার্ড আইপি, ম্যাক, এবং পুনরায় কনফিগারেশন ব্লক রিসেট করতে। ব্লকগুলি সঠিকভাবে রিসেট হয়েছে তা নিশ্চিত করতে tx_pcs_fec_phy_reset_n প্রকাশ করুন এবং tx_reset_ack-এর জন্য অপেক্ষা করার পরে পুনরায় কনফিগারেশন রিসেট করুন। 2. tx_pcs_fec_phy_reset_n রিসেট প্রকাশ করার পরে IP তারপর phy_tx_lanes_stable, tx_pll_locked, এবং phy_ehip_ready সংকেতগুলিকে জোর দিয়ে বোঝায় যে TX PHY সংক্রমণের জন্য প্রস্তুত। 3. tx_core_rst_n সংকেত phy_ehip_ready সিগন্যাল উচ্চ হয়ে যাওয়ার পরে deasserts. 4. MAC রিসেট না হয়ে গেলে IP MII ইন্টারফেসে IDLE অক্ষর প্রেরণ করা শুরু করে। TX লেন সারিবদ্ধকরণ এবং স্কুইং এর জন্য কোন প্রয়োজন নেই কারণ সমস্ত লেন একই ঘড়ি ব্যবহার করে। 5. IDLE অক্ষর প্রেরণ করার সময়, MAC tx_link_up সংকেতকে জোর দেয়। 6. MAC তারপর সংযুক্ত রিসিভারের লেন সারিবদ্ধকরণ প্রক্রিয়া শুরু করার জন্য একটি নির্দিষ্ট ব্যবধানে START/END বা END/START CW-এর সাথে যুক্ত ALIGN প্রেরণ করা শুরু করে।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 38

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 26।

TX রিসেট এবং ইনিশিয়ালাইজেশন টাইমিং ডায়াগ্রাম
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _লক করা হয়েছে

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2। RX রিসেট এবং ইনিশিয়ালাইজেশন সিকোয়েন্স
F-Tile Serial Lite IV Intel FPGA IP-এর RX রিসেট ক্রম নিম্নরূপ:
1. F-টাইল হার্ড আইপি, ম্যাক, এবং পুনঃ কনফিগারেশন ব্লক রিসেট করতে একই সাথে rx_pcs_fec_phy_reset_n, rx_core_rst_n, এবং reconfig_reset করুন। ব্লকগুলি সঠিকভাবে রিসেট হয়েছে তা নিশ্চিত করতে rx_pcs_fec_phy_reset_n রিলিজ করুন এবং rx_reset_ack অপেক্ষা করার পরে পুনরায় কনফিগারেশন রিসেট করুন।
2. কাস্টম পিসিএস রিসেট প্রকাশের পরে আইপি তারপর phy_rx_pcs_ready সংকেত জাহির করে, যাতে RX PHY সংক্রমণের জন্য প্রস্তুত।
3. phy_rx_pcs_ready সিগন্যাল উচ্চ হয়ে যাওয়ার পরে rx_core_rst_n সিগন্যাল ডেসার্ট হয়।
4. RX MAC রিসেট প্রকাশিত হওয়ার পরে এবং START/END বা END/START CW-এর সাথে যুক্ত ALIGN প্রাপ্তির পরে IP লেন সারিবদ্ধকরণ প্রক্রিয়া শুরু করে।
5. সমস্ত লেনের জন্য সারিবদ্ধকরণ সম্পূর্ণ হয়ে গেলে RX ডেস্কউ ব্লকটি rx_link_up সংকেতকে জোর দেয়।
6. আইপি তারপর ব্যবহারকারীর যুক্তিতে rx_link_up সংকেতকে জোর করে নির্দেশ করে যে RX লিঙ্কটি ডেটা গ্রহণ শুরু করার জন্য প্রস্তুত।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 39

4. কার্যকরী বিবরণ 683074 | 2022.04.28

চিত্র 27. RX রিসেট এবং ইনিশিয়ালাইজেশন টাইমিং ডায়াগ্রাম
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_তৈরি

rx_link_up

3 3 3 2

4 5 5

6 7

4.5। লিঙ্ক রেট এবং ব্যান্ডউইথ দক্ষতা গণনা

এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ব্যান্ডউইথ দক্ষতা গণনা নিম্নরূপ:

ব্যান্ডউইথের দক্ষতা = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2r_4)

সারণি 17. ব্যান্ডউইথ দক্ষতা ভেরিয়েবলের বিবরণ

পরিবর্তনশীল

বর্ণনা

raw_রেট burst_size

এটি সিরিয়াল ইন্টারফেস দ্বারা অর্জিত বিট রেট। raw_rate = SERDES প্রস্থ * ট্রান্সসিভার ঘড়ি ফ্রিকোয়েন্সি যেমনample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
বিস্ফোরিত আকারের মান। গড় ব্যান্ডউইথ দক্ষতা গণনা করতে, সাধারণ বিস্ফোরিত আকারের মান ব্যবহার করুন। সর্বাধিক হারের জন্য, সর্বাধিক বিস্ফোরিত আকারের মান ব্যবহার করুন।

burst_size_ovhd

বিস্ফোরিত আকার ওভারহেড মান।
ফুল মোডে, burst_size_ovhd মানটি START এবং END পেয়ার করা CW-কে নির্দেশ করছে।
বেসিক মোডে, কোন burst_size_ovhd নেই কারণ সেখানে কোন START এবং END জোড়া CWs নেই।

align_marker_period

সময়কালের মান যেখানে একটি প্রান্তিককরণ চিহ্নিতকারী ঢোকানো হয়। মান হল কম্পাইলেশনের জন্য 81920 ঘড়ি চক্র এবং দ্রুত সিমুলেশনের জন্য 1280। এই মান PCS হার্ড লজিক থেকে প্রাপ্ত করা হয়.

align_marker_width srl4_align_period

ঘড়ির চক্রের সংখ্যা যেখানে একটি বৈধ প্রান্তিককরণ চিহ্নিতকারী সংকেত বেশি রাখা হয়।
দুটি প্রান্তিককরণ চিহ্নিতকারীর মধ্যে ঘড়ি চক্রের সংখ্যা। আপনি আইপি প্যারামিটার এডিটরে অ্যালাইনমেন্ট পিরিয়ড প্যারামিটার ব্যবহার করে এই মান সেট করতে পারেন।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 40

প্রতিক্রিয়া পাঠান

4. কার্যকরী বিবরণ 683074 | 2022.04.28
লিঙ্ক রেট গণনা নিম্নরূপ: কার্যকর হার = ব্যান্ডউইথ দক্ষতা * raw_rate আপনি নিম্নলিখিত সমীকরণের সাথে সর্বাধিক ব্যবহারকারীর ঘড়ি ফ্রিকোয়েন্সি পেতে পারেন। সর্বাধিক ব্যবহারকারীর ঘড়ি ফ্রিকোয়েন্সি গণনা অবিচ্ছিন্ন ডেটা স্ট্রিমিং অনুমান করে এবং ব্যবহারকারীর যুক্তিতে কোনও IDLE চক্র ঘটে না। FIFO ওভারফ্লো এড়াতে ব্যবহারকারীর যুক্তি FIFO ডিজাইন করার সময় এই হার গুরুত্বপূর্ণ। সর্বাধিক ব্যবহারকারীর ঘড়ি ফ্রিকোয়েন্সি = কার্যকর হার / 64

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 41

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

5. পরামিতি

সারণী 18. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি প্যারামিটার বর্ণনা

প্যারামিটার

মান

ডিফল্ট

বর্ণনা

সাধারণ নকশা বিকল্প

PMA মড্যুলেশন টাইপ

· PAM4 · NRZ

PAM4

PCS মডুলেশন মোড নির্বাচন করুন।

পিএমএ টাইপ

· FHT · FGT

এফজিটি

ট্রান্সসিভারের ধরন নির্বাচন করে।

পিএমএ ডেটা রেট

· PAM4 মোডের জন্য:
— FGT ট্রান্সসিভারের ধরন: 20 Gbps 58 Gbps
— FHT ট্রান্সসিভার প্রকার: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ মোডের জন্য:
— FGT ট্রান্সসিভারের ধরন: 10 Gbps 28.05 Gbps
— FHT ট্রান্সসিভারের ধরন: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ট্রান্সসিভারের আউটপুটে ট্রান্সমিশন এবং অন্যান্য ওভারহেডগুলিকে অন্তর্ভুক্ত করে কার্যকর ডেটা হার নির্দিষ্ট করে। Gbps ইউনিটে 1 দশমিক স্থান পর্যন্ত রাউন্ডিং করে IP দ্বারা মান গণনা করা হয়।

পিএমএ মোড

· ডুপ্লেক্স · Tx · Rx

ডুপ্লেক্স

FHT ট্রান্সসিভার প্রকারের জন্য, সমর্থিত দিকটি শুধুমাত্র ডুপ্লেক্স। FGT ট্রান্সসিভার প্রকারের জন্য, সমর্থিত দিক হল ডুপ্লেক্স, Tx, এবং Rx।

PMA সংখ্যা

· PAM4 মোডের জন্য:

গলি

— 1 থেকে 12

· NRZ মোডের জন্য:

— 1 থেকে 16

লেনের সংখ্যা নির্বাচন করুন। সিমপ্লেক্স ডিজাইনের জন্য, সমর্থিত লেনের সংখ্যা হল 1।

পিএলএল রেফারেন্স ক্লক ফ্রিকোয়েন্সি

· FHT ট্রান্সসিভারের জন্য: 156.25 MHz
· FGT ট্রান্সসিভার প্রকারের জন্য: 27.5 MHz 379.84375 MHz, নির্বাচিত ট্রান্সসিভার ডেটা হারের উপর নির্ভর করে।

· FHT ট্রান্সসিভারের জন্য: 156.25 MHz
· FGT ট্রান্সসিভারের জন্য: 165 MHz

ট্রান্সসিভারের রেফারেন্স ক্লক ফ্রিকোয়েন্সি নির্দিষ্ট করে।

সিস্টেম পিএলএল

—

রেফারেন্স ঘড়ি

ফ্রিকোয়েন্সি

170 MHz

শুধুমাত্র FHT ট্রান্সসিভার টাইপের জন্য উপলব্ধ। সিস্টেম পিএলএল রেফারেন্স ঘড়ি নির্দিষ্ট করে এবং সিস্টেম পিএলএল ঘড়ি তৈরি করতে এফ-টাইল রেফারেন্স এবং সিস্টেম পিএলএল ঘড়ি ইন্টেল এফপিজিএ আইপির ইনপুট হিসাবে ব্যবহার করা হবে।

সিস্টেম পিএলএল ফ্রিকোয়েন্সি
প্রান্তিককরণ সময়কাল

— 128 65536

RS-FEC সক্ষম করুন৷

সক্ষম করুন

876.5625 MHz 128 সক্ষম করুন

সিস্টেম পিএলএল ঘড়ির ফ্রিকোয়েন্সি নির্দিষ্ট করে।
প্রান্তিককরণ মার্কার সময়কাল নির্দিষ্ট করে। মান অবশ্যই x2 হতে হবে। RS-FEC বৈশিষ্ট্য সক্রিয় করতে চালু করুন।
অব্যাহত…

ISO 9001:2015 নিবন্ধিত

5. পরামিতি 683074 | 2022.04.28

প্যারামিটার

মান

ডিফল্ট

বর্ণনা

নিষ্ক্রিয় করুন

PAM4 PCS মডুলেশন মোডের জন্য, RS-FEC সর্বদা সক্রিয় থাকে।

ইউজার ইন্টারফেস

স্ট্রিমিং মোড

· সম্পূর্ণ · মৌলিক

পূর্ণ

আইপির জন্য ডেটা স্ট্রিমিং নির্বাচন করুন।

সম্পূর্ণ: এই মোড একটি ফ্রেমের মধ্যে প্যাকেটের শুরু এবং প্যাকেটের শেষ চক্র পাঠায়।

বেসিক: এটি একটি বিশুদ্ধ স্ট্রিমিং মোড যেখানে ব্যান্ডউইথ বাড়ানোর জন্য স্টার্ট-অফ-প্যাকেট, খালি এবং প্যাকেটের শেষ ছাড়া ডেটা পাঠানো হয়।

CRC সক্ষম করুন

চালু অচল

নিষ্ক্রিয় করুন

CRC ত্রুটি সনাক্তকরণ এবং সংশোধন সক্ষম করতে চালু করুন৷

স্বয়ংক্রিয় প্রান্তিককরণ সক্ষম করুন

চালু অচল

নিষ্ক্রিয় করুন

স্বয়ংক্রিয় লেন প্রান্তিককরণ বৈশিষ্ট্য সক্ষম করতে চালু করুন।

ডিবাগ এন্ডপয়েন্ট সক্ষম করুন

চালু অচল

নিষ্ক্রিয় করুন

চালু হলে, F-Tile Serial Lite IV Intel FPGA IP-এ একটি এমবেডেড ডিবাগ এন্ডপয়েন্ট থাকে যা অভ্যন্তরীণভাবে Avalon মেমরি-ম্যাপ করা ইন্টারফেসের সাথে সংযোগ করে। IP J এর মাধ্যমে নির্দিষ্ট পরীক্ষা এবং ডিবাগ ফাংশন সম্পাদন করতে পারেTAG সিস্টেম কনসোল ব্যবহার করে। ডিফল্ট মান বন্ধ।

সিমপ্লেক্স মার্জিং (আপনি FGT ডুয়াল সিমপ্লেক্স ডিজাইন নির্বাচন করলেই এই প্যারামিটার সেটিং পাওয়া যায়।)

একই FGT চ্যানেল(গুলি) এ স্থাপন করা অন্যান্য সিরিয়াল লাইট IV সিমপ্লেক্স আইপিতে RSFEC সক্ষম

চালু অচল

নিষ্ক্রিয় করুন

NRZ ট্রান্সসিভার মোডের জন্য একটি ডুয়াল সিমপ্লেক্স ডিজাইনে F-Tile Serial Lite IV Intel FPGA IP-এর জন্য RS-FEC সক্ষম এবং নিষ্ক্রিয় করার সাথে কনফিগারেশনের মিশ্রণের প্রয়োজন হলে এই বিকল্পটি চালু করুন, যেখানে TX এবং RX উভয়ই একই FGT-তে স্থাপন করা হয়। চ্যানেল(গুলি)।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 43

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP ইন্টারফেস সংকেত

6.1। ঘড়ি সংকেত

সারণি 19. ঘড়ির সংকেত

নাম

প্রস্থ দিক

বর্ণনা

tx_core_clkout

TX কাস্টম PCS ইন্টারফেস, TX MAC এবং ব্যবহারকারী লজিক্সের জন্য TX কোর ঘড়ি আউটপুট

TX ডেটাপথ।

এই ঘড়িটি কাস্টম PCS ব্লক থেকে তৈরি করা হয়েছে।

rx_core_clkout

আরএক্স কাস্টম পিসিএস ইন্টারফেসের জন্য আউটপুট আরএক্স কোর ঘড়ি, আরএক্স ডেস্কউ ফিফো, আরএক্স ম্যাক

এবং RX ডেটাপথে ব্যবহারকারীর যুক্তি।

এই ঘড়িটি কাস্টম PCS ব্লক থেকে তৈরি করা হয়েছে।

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ইনপুট ট্রান্সসিভার রেফারেন্স ঘড়ি.

যখন ট্রান্সসিভারের ধরনটি FGT-তে সেট করা হয়, তখন এই ঘড়িটিকে F-Tile রেফারেন্স এবং সিস্টেম PLL ঘড়ি Intel FPGA IP-এর আউটপুট সংকেত (out_refclk_fgt_0) এর সাথে সংযুক্ত করুন। ট্রান্সসিভার টাইপ FHT তে সেট করা হলে, সংযোগ করুন

এই ঘড়িটি এফ-টাইল রেফারেন্সের আউটপুট সংকেত (out_fht_cmmpll_clk_0) এবং সিস্টেম পিএলএল ঘড়ি ইন্টেল এফপিজিএ আইপি।

সমর্থিত ফ্রিকোয়েন্সি পরিসরের জন্য পরামিতি পড়ুন।

ট্রান্সসিভার পুনরায় কনফিগারেশন ইন্টারফেসের জন্য ইনপুট ইনপুট ঘড়ি।

ঘড়ির ফ্রিকোয়েন্সি 100 থেকে 162 মেগাহার্টজ।

এই ইনপুট ঘড়ি সংকেত বহিরাগত ঘড়ি সার্কিট বা অসিলেটর সংযোগ করুন.

ট্রান্সসিভার পুনরায় কনফিগারেশন ইন্টারফেসের জন্য ইনপুট ইনপুট ঘড়ি।

ঘড়ির ফ্রিকোয়েন্সি 100 থেকে 162 মেগাহার্টজ।

এই ইনপুট ঘড়ি সংকেত বহিরাগত ঘড়ি সার্কিট বা অসিলেটর সংযোগ করুন.

out_systemll_clk_ 1

ইনপুট

সিস্টেম পিএলএল ঘড়ি।
এই ঘড়িটিকে এফ-টাইল রেফারেন্স এবং সিস্টেম পিএলএল ঘড়ি ইন্টেল এফপিজিএ আইপি-এর আউটপুট সংকেত (out_systempll_clk_0) এর সাথে সংযুক্ত করুন।

42 পৃষ্ঠায় সম্পর্কিত তথ্য পরামিতি

6.2। সংকেত রিসেট করুন

সারণি 20. সংকেত রিসেট করুন

নাম

প্রস্থ দিক

tx_core_rst_n

ইনপুট

ক্লক ডোমেন অ্যাসিঙ্ক্রোনাস

rx_core_rst_n

ইনপুট

অ্যাসিঙ্ক্রোনাস

tx_pcs_fec_phy_reset_n 1

ইনপুট

অ্যাসিঙ্ক্রোনাস

বর্ণনা

সক্রিয়-লো রিসেট সংকেত। F-Tile Serial Lite IV TX MAC রিসেট করে।

সক্রিয়-লো রিসেট সংকেত। F-Tile Serial Lite IV RX MAC রিসেট করে।

সক্রিয়-লো রিসেট সংকেত।

অব্যাহত…

ISO 9001:2015 নিবন্ধিত

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ইন্টারফেস সংকেত 683074 | 2022.04.28

নাম

প্রস্থের দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

F-Tile Serial Lite IV TX কাস্টম PCS রিসেট করে।

rx_pcs_fec_phy_reset_n 1

ইনপুট

অ্যাসিঙ্ক্রোনাস

সক্রিয়-লো রিসেট সংকেত। F-Tile Serial Lite IV RX কাস্টম PCS রিসেট করে।

reconfig_reset

ইনপুট

reconfig_clk সক্রিয়-উচ্চ রিসেট সংকেত।

Avalon মেমরি-ম্যাপ করা ইন্টারফেস পুনর্বিন্যাস ব্লক পুনরায় সেট করে।

reconfig_sl_reset

ইনপুট reconfig_sl_clk সক্রিয়-উচ্চ রিসেট সংকেত।

Avalon মেমরি-ম্যাপ করা ইন্টারফেস পুনর্বিন্যাস ব্লক পুনরায় সেট করে।

6.3। MAC সংকেত

টেবিল 21।

TX MAC সংকেত
এই টেবিলে, N IP প্যারামিটার এডিটরে সেট করা লেনের সংখ্যা উপস্থাপন করে।

নাম

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

tx_avs_তৈরি

আউটপুট tx_core_clkout Avalon স্ট্রিমিং সংকেত।

দাবি করা হলে, নির্দেশ করে যে TX MAC ডেটা গ্রহণ করতে প্রস্তুত।

tx_avs_data

· (64*N)*2 (PAM4 মোড)
· 64*N (NRZ মোড)

ইনপুট

tx_core_clkout Avalon স্ট্রিমিং সংকেত। TX ডেটা।

tx_avs_channel

ইনপুট tx_core_clkout Avalon স্ট্রিমিং সংকেত।

বর্তমান চক্রে ডেটা স্থানান্তরের জন্য চ্যানেল নম্বর।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

tx_avs_valid

ইনপুট tx_core_clkout Avalon স্ট্রিমিং সংকেত।

যখন দাবি করা হয়, নির্দেশ করে TX ডেটা সংকেত বৈধ।

tx_avs_startofpacket

ইনপুট tx_core_clkout Avalon স্ট্রিমিং সংকেত।

দাবি করা হলে, একটি TX ডেটা প্যাকেটের শুরু নির্দেশ করে।

প্রতিটি প্যাকেটের জন্য শুধুমাত্র একটি একক ঘড়ি চক্রের জন্য দাবি করুন।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

tx_avs_endofpacket

ইনপুট tx_core_clkout Avalon স্ট্রিমিং সংকেত।

দাবি করা হলে, একটি TX ডেটা প্যাকেটের শেষ নির্দেশ করে।

প্রতিটি প্যাকেটের জন্য শুধুমাত্র একটি একক ঘড়ি চক্রের জন্য দাবি করুন।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

tx_avs_খালি

ইনপুট tx_core_clkout Avalon স্ট্রিমিং সংকেত।

TX ডেটার চূড়ান্ত বিস্ফোরণে অ-বৈধ শব্দের সংখ্যা নির্দেশ করে৷

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

tx_num_valid_bytes_eob

ইনপুট

tx_core_clkout

চূড়ান্ত বিস্ফোরণের শেষ শব্দে বৈধ বাইটের সংখ্যা নির্দেশ করে। এই সংকেত বেসিক মোডে উপলব্ধ নয়৷
অব্যাহত…

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 45

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ইন্টারফেস সংকেত 683074 | 2022.04.28

নাম tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

প্রস্থ 1
1 1
N 5

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

ইনপুট

tx_core_clkout

যখন দাবি করা হয়, এই সংকেতটি একটি ব্যবহারকারীর সংজ্ঞায়িত তথ্য চক্র শুরু করে।
tx_startofpacket assertion হিসাবে একই ঘড়ি চক্রে এই সংকেত জাহির করুন।
এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

আউটপুট tx_core_clkout যখন দাবি করা হয়, নির্দেশ করে যে TX ডেটা লিঙ্ক ডেটা ট্রান্সমিশনের জন্য প্রস্তুত।

আউটপুট

tx_core_clkout

যখন দাবি করা হয়, তখন এই সংকেতটি লেনের পুনরায় প্রান্তিককরণ শুরু করে।
ALIGN CW পাঠাতে MAC কে ট্রিগার করার জন্য একটি ঘড়ি চক্রের জন্য এই সংকেতটি জারি করুন।

ইনপুট

tx_core_clkout যখন দাবি করা হয়, MAC নির্বাচিত লেনগুলিতে একটি CRC32 ত্রুটি ইনজেক্ট করে।

আউটপুট tx_core_clkout ব্যবহার করা হয় না।

নিম্নলিখিত টাইমিং ডায়াগ্রামটি একটি প্রাক্তন দেখায়amp10টি TX সিরিয়াল লেন জুড়ে ব্যবহারকারীর যুক্তি থেকে 10 শব্দের TX ডেটা ট্রান্সমিশন।

চিত্র 28।

TX ডেটা ট্রান্সমিশন টাইমিং ডায়াগ্রাম
tx_core_clkout

tx_avs_valid

tx_avs_তৈরি

tx_avs_startof packets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

০,১,২,…,৯

… N-10..

লেন 0

…………

STRT 0 10

N-10 শেষ STRT 0

লেন 1

…………

STRT 1 11

N-9 শেষ STRT 1

N-10 শেষ নিষ্ক্রিয় নিষ্ক্রিয় N-9 শেষ নিষ্ক্রিয় নিষ্ক্রিয়

লেন 9

…………

STRT 9 19

N-1 শেষ STRT 9

N-1 শেষ অলস অলস

টেবিল 22।

RX MAC সংকেত
এই টেবিলে, N IP প্যারামিটার এডিটরে সেট করা লেনের সংখ্যা উপস্থাপন করে।

নাম

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

rx_avs_তৈরি

ইনপুট rx_core_clkout Avalon স্ট্রিমিং সংকেত।

দাবি করা হলে, নির্দেশ করে যে ব্যবহারকারীর যুক্তি তথ্য গ্রহণ করতে প্রস্তুত।

rx_avs_data

(64*N)*2 (PAM4 মোড)
64*N (NRZ মোড)

আউটপুট

rx_core_clkout Avalon স্ট্রিমিং সংকেত। আরএক্স ডেটা।

rx_avs_channel

আউটপুট rx_core_clkout Avalon স্ট্রিমিং সংকেত।

ডেটার জন্য চ্যানেল নম্বর

বর্তমান চক্রে প্রাপ্ত।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

rx_avs_valid

আউটপুট rx_core_clkout Avalon স্ট্রিমিং সংকেত।

অব্যাহত…

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 46

প্রতিক্রিয়া পাঠান

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ইন্টারফেস সংকেত 683074 | 2022.04.28

নাম

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

যখন দাবি করা হয়, নির্দেশ করে RX ডেটা সংকেত বৈধ।

rx_avs_startofpacket

আউটপুট rx_core_clkout Avalon স্ট্রিমিং সংকেত।

দাবি করা হলে, একটি RX ডেটা প্যাকেটের শুরু নির্দেশ করে।

প্রতিটি প্যাকেটের জন্য শুধুমাত্র একটি একক ঘড়ি চক্রের জন্য দাবি করুন।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

rx_avs_endofpacket

আউটপুট rx_core_clkout Avalon স্ট্রিমিং সংকেত।

দাবি করা হলে, একটি RX ডেটা প্যাকেটের শেষ নির্দেশ করে।

প্রতিটি প্যাকেটের জন্য শুধুমাত্র একটি একক ঘড়ি চক্রের জন্য দাবি করুন।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

rx_avs_খালি

আউটপুট rx_core_clkout Avalon স্ট্রিমিং সংকেত।

RX ডেটার চূড়ান্ত বিস্ফোরণে অ-বৈধ শব্দের সংখ্যা নির্দেশ করে৷

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

rx_num_valid_bytes_eob

আউটপুট

rx_core_clkout চূড়ান্ত বিস্ফোরণের শেষ শব্দে বৈধ বাইটের সংখ্যা নির্দেশ করে।
এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

rx_is_usr_cmd

আউটপুট rx_core_clkout যখন দাবি করা হয়, এই সংকেত একজন ব্যবহারকারীকে শুরু করে-

সংজ্ঞায়িত তথ্য চক্র।

tx_startofpacket assertion হিসাবে একই ঘড়ি চক্রে এই সংকেত জাহির করুন।

এই সংকেত বেসিক মোডে উপলব্ধ নয়৷

rx_link_up

আউটপুট rx_core_clkout যখন জোর দেওয়া হয়, RX ডেটা লিঙ্ক নির্দেশ করে

ডেটা গ্রহণের জন্য প্রস্তুত।

rx_link_reinit

ইনপুট rx_core_clkout যখন জোর দেওয়া হয়, এই সংকেতটি লেন শুরু করে

পুনরায় প্রান্তিককরণ

আপনি যদি অটো অ্যালাইনমেন্ট সক্ষম করেন, তাহলে লেনগুলিকে পুনরায় সারিবদ্ধ করার জন্য MAC-কে ট্রিগার করার জন্য একটি ঘড়ি চক্রের জন্য এই সংকেতটি নিশ্চিত করুন৷ অটো অ্যালাইনমেন্ট সক্ষম করা সেট করা থাকলে, MAC স্বয়ংক্রিয়ভাবে লেনগুলিকে পুনরায় সারিবদ্ধ করে।

স্বয়ংক্রিয় প্রান্তিককরণ সক্ষম করার সময় এই সংকেতটি জোরদার করবেন না।

rx_error

(N*2*2)+3 (PAM4 মোড)
(N*2)*3 (NRZ মোড)

আউটপুট

rx_core_clkout

দাবি করা হলে, RX ডেটাপথে ত্রুটির অবস্থার ইঙ্গিত দেয়।
· [(N*2+2):N+3] = নির্দিষ্ট লেনের জন্য PCS ত্রুটি নির্দেশ করে।
· [N+2] = প্রান্তিককরণ ত্রুটি নির্দেশ করে। এই বিট জোর দেওয়া হলে লেন সারিবদ্ধকরণ পুনরায় চালু করুন।
· [N+1]= ব্যবহারকারীর লজিক প্রস্তুত না হলে ডেটা ফরোয়ার্ড করা হয় তা নির্দেশ করে।
· [N] = প্রান্তিককরণের ক্ষতি নির্দেশ করে।
· [(N-1):0] = নির্দেশ করে যে ডেটাতে CRC ত্রুটি রয়েছে।

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 47

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ইন্টারফেস সংকেত 683074 | 2022.04.28

6.4। ট্রান্সসিভার পুনর্বিন্যাস সংকেত

টেবিল 23।

PCS পুনর্গঠন সংকেত
এই টেবিলে, N IP প্যারামিটার এডিটরে সেট করা লেনের সংখ্যা উপস্থাপন করে।

নাম

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

reconfig_sl_read

ইনপুট reconfig_sl_ PCS পুনরায় কনফিগারেশন রিড কমান্ড

clk

সংকেত

reconfig_sl_write

ইনপুট reconfig_sl_ PCS পুনরায় কনফিগারেশন লিখুন

clk

কমান্ড সংকেত।

reconfig_sl_address

14 বিট + clogb2N

ইনপুট

reconfig_sl_ clk

একটি নির্বাচিত লেনে PCS পুনঃকনফিগারেশন Avalon মেমরি-ম্যাপ করা ইন্টারফেস ঠিকানা নির্দিষ্ট করে।
প্রতিটি লেনের 14 বিট রয়েছে এবং উপরের বিটগুলি লেন অফসেটকে বোঝায়।
Example, একটি 4-লেনের NRZ/PAM4 ডিজাইনের জন্য, reconfig_sl_address[13:0] ঠিকানার মান উল্লেখ করে:
· reconfig_sl_address[15:1 4] সেট 00 = লেন 0 এর জন্য ঠিকানা।
· reconfig_sl_address[15:1 4] সেট 01 = লেন 1 এর জন্য ঠিকানা।
· reconfig_sl_address[15:1 4] সেট 10 = লেন 2 এর জন্য ঠিকানা।
· reconfig_sl_address[15:1 4] সেট 11 = লেন 3 এর জন্য ঠিকানা।

reconfig_sl_readdata

আউটপুট reconfig_sl_ PCS পুনঃকনফিগারেশন ডেটা নির্দিষ্ট করে

clk

একটি প্রস্তুত চক্র দ্বারা পড়া হবে

নির্বাচিত লেন।

reconfig_sl_waitrequest

আউটপুট reconfig_sl_ PCS পুনরায় কনফিগারেশন প্রতিনিধিত্ব করে

clk

অ্যাভালন মেমরি-ম্যাপ করা ইন্টারফেস

একটি নির্বাচিত লেনে স্থবির সংকেত।

reconfig_sl_writedata

ইনপুট reconfig_sl_ PCS পুনরায় কনফিগারেশন ডেটা নির্দিষ্ট করে

clk

একটি লিখন চক্রে লিখতে হবে a

নির্বাচিত লেন।

reconfig_sl_readdata_vali

আউটপুট

reconfig_sl_ PCS পুনর্বিন্যাস নির্দিষ্ট করে

clk

প্রাপ্ত তথ্য একটি নির্বাচিত বৈধ

গলি।

টেবিল 24।

এফ-টাইল হার্ড আইপি পুনর্বিন্যাস সংকেত
এই টেবিলে, N IP প্যারামিটার এডিটরে সেট করা লেনের সংখ্যা উপস্থাপন করে।

নাম

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

reconfig_read

ইনপুট reconfig_clk PMA পুনরায় কনফিগারেশন পড়া

কমান্ড সংকেত।

reconfig_write

ইনপুট reconfig_clk PMA পুনরায় কনফিগারেশন লিখুন

কমান্ড সংকেত।

reconfig_address

18 বিট + clog2bN

ইনপুট

reconfig_clk

একটি নির্বাচিত লেনে PMA Avalon মেমরিম্যাপ করা ইন্টারফেস ঠিকানা নির্দিষ্ট করে।
অব্যাহত…

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 48

প্রতিক্রিয়া পাঠান

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ইন্টারফেস সংকেত 683074 | 2022.04.28

নাম
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

প্রস্থ
32 1 32 1

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

উভয় PAM4 বিজ্ঞাপন NRZ মোডে, প্রতিটি লেনের 18 বিট রয়েছে এবং অবশিষ্ট উপরের বিটগুলি লেন অফসেটকে বোঝায়।
Example, একটি 4-লেন ডিজাইনের জন্য:
· reconfig_address[19:18] সেট 00 = লেন 0 এর জন্য ঠিকানা।
· reconfig_address[19:18] সেট 01 = লেন 1 এর জন্য ঠিকানা।
· reconfig_address[19:18] সেট 10 = লেন 2 এর জন্য ঠিকানা।
· reconfig_address[19:18] সেট 11 = লেন 3 এর জন্য ঠিকানা।

আউটপুট

reconfig_clk একটি নির্বাচিত লেনের একটি প্রস্তুত চক্র দ্বারা পড়ার জন্য PMA ডেটা নির্দিষ্ট করে।

আউটপুট

reconfig_clk একটি নির্বাচিত লেনে PMA Avalon মেমরিম্যাপ করা ইন্টারফেস স্টলিং সংকেত উপস্থাপন করে।

ইনপুট

reconfig_clk একটি নির্বাচিত লেনে লেখার চক্রে লেখার জন্য PMA ডেটা নির্দিষ্ট করে।

আউটপুট

reconfig_clk নির্দিষ্ট করে PMA পুনঃকনফিগারেশন প্রাপ্ত ডেটা একটি নির্বাচিত লেনে বৈধ।

6.5। PMA সংকেত

টেবিল 25।

PMA সংকেত
এই টেবিলে, N IP প্যারামিটার এডিটরে সেট করা লেনের সংখ্যা উপস্থাপন করে।

নাম

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

phy_tx_lanes_stable

N*2 (PAM4 মোড)
N (NRZ মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস যখন দাবি করা হয়, নির্দেশ করে TX ডেটাপথ ডেটা পাঠানোর জন্য প্রস্তুত।

tx_pll_লক করা হয়েছে

N*2 (PAM4 মোড)
N (NRZ মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস যখন দাবি করা হয়, নির্দেশ করে যে TX PLL লক স্ট্যাটাস অর্জন করেছে।

phy_ehip_ready

N*2 (PAM4 মোড)
N (NRZ মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস

যখন দাবি করা হয়, তখন নির্দেশ করে যে কাস্টম PCS অভ্যন্তরীণ সূচনা সম্পন্ন করেছে এবং সংক্রমণের জন্য প্রস্তুত।
এই সংকেত tx_pcs_fec_phy_reset_n এবং tx_pcs_fec_phy_reset_nare বাতিল করার পরে জোর দেয়।

tx_serial_data

আউটপুট TX সিরিয়াল ঘড়ি TX সিরিয়াল পিন.

rx_serial_data

ইনপুট RX সিরিয়াল ঘড়ি RX সিরিয়াল পিন.

phy_rx_block_lock

N*2 (PAM4 মোড)
N (NRZ মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস যখন জোর দেওয়া হয়, নির্দেশ করে যে লেনের জন্য 66b ব্লক প্রান্তিককরণ সম্পূর্ণ হয়েছে।

rx_cdr_lock

N*2 (PAM4 মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস

যখন দাবি করা হয়, তখন ইঙ্গিত করে যে উদ্ধারকৃত ঘড়িগুলি ডেটাতে লক করা হয়েছে।
অব্যাহত…

প্রতিক্রিয়া পাঠান

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 49

6. F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA আইপি ইন্টারফেস সংকেত 683074 | 2022.04.28

নাম phy_rx_pcs_ready phy_rx_hi_ber

প্রস্থ

দিকনির্দেশ ঘড়ি ডোমেন

বর্ণনা

N (NRZ মোড)

N*2 (PAM4 মোড)
N (NRZ মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস

দাবি করা হলে, নির্দেশ করে যে সংশ্লিষ্ট ইথারনেট চ্যানেলের RX লেনগুলি সম্পূর্ণভাবে সারিবদ্ধ এবং ডেটা গ্রহণের জন্য প্রস্তুত।

N*2 (PAM4 মোড)
N (NRZ মোড)

আউটপুট

অ্যাসিঙ্ক্রোনাস

দাবি করা হলে, নির্দেশ করে যে সংশ্লিষ্ট ইথারনেট চ্যানেলের RX PCS একটি HI BER অবস্থায় আছে।

F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড 50

প্রতিক্রিয়া পাঠান

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

7. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি দিয়ে ডিজাইন করা

7.1। নির্দেশিকা রিসেট করুন
আপনার সিস্টেম-স্তরের রিসেট বাস্তবায়ন করতে এই রিসেট নির্দেশিকা অনুসরণ করুন।
TX এবং RX PCS একই সাথে রিসেট করার জন্য সিস্টেম লেভেলে tx_pcs_fec_phy_reset_n এবং rx_pcs_fec_phy_reset_n সিগন্যাল একসাথে টাই করুন।
· একই সময়ে tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, এবং পুনরায় কনফিগার_রিসেট সংকেত জারি করুন। আইপি রিসেট এবং ইনিশিয়ালাইজেশন সিকোয়েন্স সম্পর্কে আরও তথ্যের জন্য রিসেট এবং লিঙ্ক ইনিশিয়ালাইজেশন পড়ুন।
· tx_pcs_fec_phy_reset_n, এবং rx_pcs_fec_phy_reset_n সিগন্যাল কম এবং reconfig_reset সিগন্যাল হাই ধরে রাখুন এবং F-টাইল হার্ড আইপি এবং পুনঃ কনফিগারেশন ব্লকগুলি সঠিকভাবে রিসেট করার জন্য tx_reset_ack এবং rx_reset_ack এর জন্য অপেক্ষা করুন।
· FPGA ডিভাইসগুলির মধ্যে দ্রুত লিঙ্ক-আপ অর্জন করতে, সংযুক্ত F-Tile Serial Lite IV Intel FPGA IPগুলি একই সময়ে পুনরায় সেট করুন৷ F-Tile Serial Lite IV Intel FPGA IP ডিজাইন প্রাক্তন দেখুনampটুলকিট ব্যবহার করে IP TX এবং RX লিঙ্ক পর্যবেক্ষণ সম্পর্কে তথ্যের জন্য ব্যবহারকারীর নির্দেশিকা।
সম্পর্কিত তথ্য
37 পৃষ্ঠায় রিসেট এবং লিঙ্ক ইনিশিয়ালাইজেশন
· এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ডিজাইন এক্সampব্যবহারকারীর নির্দেশিকা

7.2। ত্রুটি পরিচালনার নির্দেশিকা

F-Tile Serial Lite IV Intel FPGA IP ডিজাইনের সাথে ঘটতে পারে এমন ত্রুটি অবস্থার জন্য নিম্নলিখিত সারণীতে ত্রুটি পরিচালনার নির্দেশিকা তালিকাভুক্ত করা হয়েছে।

সারণী 26. ত্রুটির অবস্থা এবং পরিচালনার নির্দেশিকা

ত্রুটি শর্ত
এক বা একাধিক লেন একটি নির্দিষ্ট সময়সীমার পরে যোগাযোগ স্থাপন করতে পারে না।

নির্দেশিকা
অ্যাপ্লিকেশন স্তরে লিঙ্কটি পুনরায় সেট করতে একটি টাইম-আউট সিস্টেম প্রয়োগ করুন৷

যোগাযোগ স্থাপনের পর একটি লেন যোগাযোগ হারিয়ে ফেলে।
ডেস্কউ প্রক্রিয়া চলাকালীন একটি লেন যোগাযোগ হারায়।

এটি ডেটা স্থানান্তর পর্যায়গুলির পরে বা সময় ঘটতে পারে। অ্যাপ্লিকেশন স্তরে একটি লিঙ্ক ক্ষতি সনাক্তকরণ প্রয়োগ করুন এবং লিঙ্কটি পুনরায় সেট করুন।
ভুল লেনের জন্য লিঙ্ক পুনঃপ্রবর্তন প্রক্রিয়া বাস্তবায়ন করুন। আপনাকে অবশ্যই নিশ্চিত করতে হবে যে বোর্ড রাউটিং 320 UI এর বেশি না হয়।

সমস্ত লেন সারিবদ্ধ হওয়ার পরে লস লেন সারিবদ্ধকরণ।

এটি ডেটা স্থানান্তর পর্যায়গুলির পরে বা সময় ঘটতে পারে। লেন সারিবদ্ধকরণ প্রক্রিয়া পুনরায় আরম্ভ করতে অ্যাপ্লিকেশন স্তরে একটি লেন প্রান্তিককরণ ক্ষতি সনাক্তকরণ প্রয়োগ করুন।

ISO 9001:2015 নিবন্ধিত

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

8. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ব্যবহারকারী গাইড আর্কাইভ

IP সংস্করণগুলি v19.1 পর্যন্ত Intel Quartus Prime Design Suite সফ্টওয়্যার সংস্করণগুলির মতোই। ইন্টেল কোয়ার্টাস প্রাইম ডিজাইন স্যুট সফ্টওয়্যার সংস্করণ 19.2 বা তার পরে, আইপি কোরগুলির একটি নতুন আইপি সংস্করণ স্কিম রয়েছে।

যদি একটি আইপি কোর সংস্করণ তালিকাভুক্ত না হয়, তবে পূর্ববর্তী আইপি কোর সংস্করণের জন্য ব্যবহারকারীর নির্দেশিকা প্রযোজ্য।

ইন্টেল কোয়ার্টাস প্রাইম সংস্করণ
21.3

আইপি কোর সংস্করণ 3.0.0

ব্যবহারকারীর নির্দেশিকা F-Tile Serial Lite IV Intel® FPGA IP ব্যবহারকারী গাইড

ISO 9001:2015 নিবন্ধিত

683074 | 2022.04.28 প্রতিক্রিয়া পাঠান

9. এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি ব্যবহারকারী গাইডের জন্য নথি সংশোধনের ইতিহাস

ডকুমেন্ট সংস্করণ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ইন্টেল কোয়ার্টাস প্রাইম সংস্করণ
22.1
21.3 21.3 21.2

আইপি সংস্করণ 5.0.0
3.0.0 3.0.0 2.0.0

পরিবর্তন
· আপডেট করা টেবিল: F-Tile Serial Lite IV Intel FPGA IP বৈশিষ্ট্য — অতিরিক্ত FHT ট্রান্সসিভার রেট সমর্থন সহ আপডেট করা ডেটা ট্রান্সফার বিবরণ: 58G NRZ, 58G PAM4, এবং 116G PAM4
· আপডেট করা সারণী: এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি প্যারামিটার বর্ণনা — নতুন প্যারামিটার যোগ করা হয়েছে · সিস্টেম পিএলএল রেফারেন্স ক্লক ফ্রিকোয়েন্সি · ডিবাগ এন্ডপয়েন্ট সক্ষম করুন — পিএমএ ডেটা হারের মান আপডেট করা হয়েছে — GUI-এর সাথে মিল রাখতে পরামিতি নামকরণ আপডেট করা হয়েছে
· সারণীতে ডেটা স্থানান্তরের জন্য বিবরণ আপডেট করা হয়েছে: F-টাইল সিরিয়াল লাইট IV ইন্টেল FPGA IP বৈশিষ্ট্য।
· স্বচ্ছতার জন্য পরামিতি বিভাগে আইপি থেকে এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি প্যারামিটারের বিবরণে টেবিলের নাম পরিবর্তন করা হয়েছে।
· আপডেট করা সারণী: আইপি প্যারামিটার: — একই FGT চ্যানেল(গুলি) এ স্থাপন করা অন্যান্য সিরিয়াল লাইট IV সিমপ্লেক্স আইপিতে একটি নতুন প্যারামিটার যোগ করা হয়েছে–আরএসএফইসি সক্ষম করা হয়েছে। — ট্রান্সসিভার রেফারেন্স ক্লক ফ্রিকোয়েন্সির জন্য ডিফল্ট মান আপডেট করা হয়েছে।
প্রাথমিক মুক্তি।

ISO 9001:2015 নিবন্ধিত

দলিল/সম্পদ

ইন্টেল এফ টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি [পিডিএফ] ব্যবহারকারীর নির্দেশিকা
এফ টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি, এফ টাইল সিরিয়াল লাইট IV, ইন্টেল এফপিজিএ আইপি

ইন্টেল এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি [পিডিএফ] ব্যবহারকারীর নির্দেশিকা
এফ-টাইল সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি, সিরিয়াল লাইট IV ইন্টেল এফপিজিএ আইপি, লাইট IV ইন্টেল এফপিজিএ আইপি, IV ইন্টেল এফপিজিএ আইপি, এফপিজিএ আইপি, আইপি